JPH07219681A - 電子システムの電源をオンにすることによって引起こされるシステムリセットを検出するための回路およびその方法 - Google Patents
電子システムの電源をオンにすることによって引起こされるシステムリセットを検出するための回路およびその方法Info
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- JPH07219681A JPH07219681A JP6304515A JP30451594A JPH07219681A JP H07219681 A JPH07219681 A JP H07219681A JP 6304515 A JP6304515 A JP 6304515A JP 30451594 A JP30451594 A JP 30451594A JP H07219681 A JPH07219681 A JP H07219681A
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Abstract
(57)【要約】
【目的】 電源の過渡に影響されない電源検知回路をつ
くるために、電子システムの電源投入によって引起され
るシステムリセットの検知回路を提供する。 【構成】 検知回路は以下のものを含む。ＳＥＴ入力お
よび出力を有する、電源に結合されたラッチ手段（１１
０）。その出力は電源投入される間第１の予め定められ
た状態にリセットされる。ラッチ手段の出力およびシス
テムリセットを受けるフィードバック手段。ラッチ手段
の出力の前記第１の所定状態とシステムリセットとの両
方が存在するとき、その出力を活性化する。フィードバ
ック手段（１９０）の出力およびラッチ手段に結合され
た遅延手段（５０１）。フィードバック手段の活性化さ
れた出力を受けてから、所定時間後にその出力を活性化
し、これによりシステムリセットのみが電源投入なしで
存在するときフィードバック手段が不活性のままとなる
ように第２の所定状態にラッチ手段を設定する。
くるために、電子システムの電源投入によって引起され
るシステムリセットの検知回路を提供する。 【構成】 検知回路は以下のものを含む。ＳＥＴ入力お
よび出力を有する、電源に結合されたラッチ手段（１１
０）。その出力は電源投入される間第１の予め定められ
た状態にリセットされる。ラッチ手段の出力およびシス
テムリセットを受けるフィードバック手段。ラッチ手段
の出力の前記第１の所定状態とシステムリセットとの両
方が存在するとき、その出力を活性化する。フィードバ
ック手段（１９０）の出力およびラッチ手段に結合され
た遅延手段（５０１）。フィードバック手段の活性化さ
れた出力を受けてから、所定時間後にその出力を活性化
し、これによりシステムリセットのみが電源投入なしで
存在するときフィードバック手段が不活性のままとなる
ように第２の所定状態にラッチ手段を設定する。
Description
【０００１】
【発明の分野】この発明は集積回路に関し、より特定的
には電源検知および電源適応能力を有するＶＬＳＩコン
ポーネントに関する。
には電源検知および電源適応能力を有するＶＬＳＩコン
ポーネントに関する。
【０００２】
【発明の背景】ＶＬＳＩデバイスは、機能性を高める一
方大きさを縮小するために電子およびコンピュータシス
テムにおいて、今日かなり一般的である。しかし、異な
った電圧レベルで動作するシステムが増えるに従って、
デバイス、またはモデムチップセットのようなデバイス
の一群は、供給された電圧レベルを検出し、それに適応
できなければならない。デバイスがプラグインされ、シ
ステムが電源投入されると、デバイスは、その入出力が
電源の電圧レベルと一致するように構成できるように、
システムによって典型的にリセットされる。電源が３ボ
ルトであろうと５ボルトであろうと、デバイスは、いか
なるプログラムも実行される前に電源を検出しなければ
ならない。一旦デバイスが適切に構成されると、電源が
なおオンである限り、他の再構成は必要でない。
方大きさを縮小するために電子およびコンピュータシス
テムにおいて、今日かなり一般的である。しかし、異な
った電圧レベルで動作するシステムが増えるに従って、
デバイス、またはモデムチップセットのようなデバイス
の一群は、供給された電圧レベルを検出し、それに適応
できなければならない。デバイスがプラグインされ、シ
ステムが電源投入されると、デバイスは、その入出力が
電源の電圧レベルと一致するように構成できるように、
システムによって典型的にリセットされる。電源が３ボ
ルトであろうと５ボルトであろうと、デバイスは、いか
なるプログラムも実行される前に電源を検出しなければ
ならない。一旦デバイスが適切に構成されると、電源が
なおオンである限り、他の再構成は必要でない。
【０００３】典型的には、電源が投入されると、システ
ムリセットはまた、システムおよびプラグインされたデ
バイスをリセットするように引起こされる。このプロセ
スは、「コールドスタート」として通常知られている。
コールドスタートにはまた、安定化および電源検出のた
めに約８０−１００ｍＳの短時間の遅延が続く。しか
し、電源がなおもオンのままであるリセットの別の形、
「ウォームリセット」があり、これはユーザまたはシス
テムの他の制御部品によって呼び出されることができ
る。ウォームリセットは、１）電源がなおもオンであ
り、既存の構成がなおも有効であり、かつ２）再構成を
行なうと不必要にシステムを遅らせるために、電源の電
圧レベルを再検出するデバイスを必要としないし、必要
とすべきではない。
ムリセットはまた、システムおよびプラグインされたデ
バイスをリセットするように引起こされる。このプロセ
スは、「コールドスタート」として通常知られている。
コールドスタートにはまた、安定化および電源検出のた
めに約８０−１００ｍＳの短時間の遅延が続く。しか
し、電源がなおもオンのままであるリセットの別の形、
「ウォームリセット」があり、これはユーザまたはシス
テムの他の制御部品によって呼び出されることができ
る。ウォームリセットは、１）電源がなおもオンであ
り、既存の構成がなおも有効であり、かつ２）再構成を
行なうと不必要にシステムを遅らせるために、電源の電
圧レベルを再検出するデバイスを必要としないし、必要
とすべきではない。
【０００４】したがって、電源投入プロセスによって引
起こされるシステムリセット（「コールドスタート」）
と電源投入と関係のないシステムリセット（「ウォーム
リセット」）とを区別し得ることが望ましいであろう。
起こされるシステムリセット（「コールドスタート」）
と電源投入と関係のないシステムリセット（「ウォーム
リセット」）とを区別し得ることが望ましいであろう。
【０００５】また、一旦コールドスタートが完了する
と、続いて起こるいかなるシステムリセット、つまり
「ウォームリセット」も無視し得ることが望ましいであ
ろう。
と、続いて起こるいかなるシステムリセット、つまり
「ウォームリセット」も無視し得ることが望ましいであ
ろう。
【０００６】さらに、ウォームリセットがコールドスタ
ートと間違えられないように、電源からのいかなる過渡
に対しても強い電源検知回路を有することが望ましいで
あろう。
ートと間違えられないように、電源からのいかなる過渡
に対しても強い電源検知回路を有することが望ましいで
あろう。
【０００７】
【発明の概要】電子システムの電源がオンとなることに
よって引起こされるシステムリセットを検出するための
回路が開示される。回路は、以下のものを含み、すなわ
ちＳＥＴ入力および出力を有する、前記電源に結合され
たラッチ手段を含み、前記ラッチ手段の前記出力は、電
源投入される間第１の予め定められた状態にリセットさ
れ、さらに前記ラッチ手段からの前記出力および前記シ
ステムリセットを受けるためのフィードバック手段を含
み、前記フィードバック手段は、前記ラッチ手段の出力
からの前記第１の予め定められた状態と前記システムリ
セットとの両方が存在するとき、その出力を活性化し、
さらに前記フィードバック手段からの出力および前記ラ
ッチ手段に結合された遅延手段を含み、前記遅延手段
は、前記フィードバック手段からの活性化された出力を
受けてから予め定められた時間後にその出力を活性化
し、前記遅延手段からの前記活性化された出力は、前記
システムリセットのみが電源投入なしで存在するとき前
記フィードバック手段は不活性化のままであるように、
第２の予め定められた状態に前記ラッチ手段を設定す
る。
よって引起こされるシステムリセットを検出するための
回路が開示される。回路は、以下のものを含み、すなわ
ちＳＥＴ入力および出力を有する、前記電源に結合され
たラッチ手段を含み、前記ラッチ手段の前記出力は、電
源投入される間第１の予め定められた状態にリセットさ
れ、さらに前記ラッチ手段からの前記出力および前記シ
ステムリセットを受けるためのフィードバック手段を含
み、前記フィードバック手段は、前記ラッチ手段の出力
からの前記第１の予め定められた状態と前記システムリ
セットとの両方が存在するとき、その出力を活性化し、
さらに前記フィードバック手段からの出力および前記ラ
ッチ手段に結合された遅延手段を含み、前記遅延手段
は、前記フィードバック手段からの活性化された出力を
受けてから予め定められた時間後にその出力を活性化
し、前記遅延手段からの前記活性化された出力は、前記
システムリセットのみが電源投入なしで存在するとき前
記フィードバック手段は不活性化のままであるように、
第２の予め定められた状態に前記ラッチ手段を設定す
る。
【０００８】
【好ましい実施例の詳細な説明】電源検知パワーオンリ
セット回路が開示される。以下の説明において、この発
明の徹底的な理解を提供するために、電圧レベル、極
性、トランジスタの型、論理ゲートなどのような、多数
の特定の詳細が述べられる。しかし、これらの詳細がこ
の発明を実施するのに必要とされないことは、当業者に
は自明であろう。他の場合において、この発明を不必要
に曖昧にすることを避けるために、周知の回路、方法な
どは詳細に述べられない。
セット回路が開示される。以下の説明において、この発
明の徹底的な理解を提供するために、電圧レベル、極
性、トランジスタの型、論理ゲートなどのような、多数
の特定の詳細が述べられる。しかし、これらの詳細がこ
の発明を実施するのに必要とされないことは、当業者に
は自明であろう。他の場合において、この発明を不必要
に曖昧にすることを避けるために、周知の回路、方法な
どは詳細に述べられない。
【０００９】図１を参照すると、修正されたラッチの回
路図が図示される。図１において図示されるように、ｐ
チャネル電界効果トランジスタ（「ＰＦＥＴ」）２０、
４０およびｎチャネル電界効果トランジスタ（「ＮＦＥ
Ｔ」）３０、５０を有する従来のラッチは、抵抗１０お
よびキャパシタ１５を加えて修正され、不均衡なラッチ
になる。現在、抵抗１０は１Ｋ ｏｈｍであり、キャパ
シタ１５は１ｐｆである。ＰＦＥＴ２０およびＮＦＥＴ
３０のゲート端子は、ＮＦＥＴ５０、６０のドレインに
接続され、ノードＮＤ２を形成する。同様に、ＰＦＥＴ
４０およびＮＦＥＴ５０のゲート端子は、ともに接続さ
れ、ノードＮＤ１を形成する。キャパシタ１５は、ＮＤ
１と接地端子Ｎとの間に接続される。ＳＥＴ信号は、Ｎ
ＦＥＴ６０のゲートに印加され、ラッチの出力をセット
することができる。駆動能力を改良するために、ノード
ＮＤ１の信号がインバータ９０、９１によって駆動さ
れ、出力端子Ｑに達する。
路図が図示される。図１において図示されるように、ｐ
チャネル電界効果トランジスタ（「ＰＦＥＴ」）２０、
４０およびｎチャネル電界効果トランジスタ（「ＮＦＥ
Ｔ」）３０、５０を有する従来のラッチは、抵抗１０お
よびキャパシタ１５を加えて修正され、不均衡なラッチ
になる。現在、抵抗１０は１Ｋ ｏｈｍであり、キャパ
シタ１５は１ｐｆである。ＰＦＥＴ２０およびＮＦＥＴ
３０のゲート端子は、ＮＦＥＴ５０、６０のドレインに
接続され、ノードＮＤ２を形成する。同様に、ＰＦＥＴ
４０およびＮＦＥＴ５０のゲート端子は、ともに接続さ
れ、ノードＮＤ１を形成する。キャパシタ１５は、ＮＤ
１と接地端子Ｎとの間に接続される。ＳＥＴ信号は、Ｎ
ＦＥＴ６０のゲートに印加され、ラッチの出力をセット
することができる。駆動能力を改良するために、ノード
ＮＤ１の信号がインバータ９０、９１によって駆動さ
れ、出力端子Ｑに達する。
【００１０】当業者によって認められるように、従来の
ラッチの出力は、デバイスが電源投入されるとき未知の
状態である。しかし、修正されたラッチは、図１におい
て図示されるように、抵抗１０およびキャパシタ１５を
加えることによって既知の状態になるようにその出力が
設計されるという点において、「不均衡」である。電源
投入される間に端子Ｐがオンとなると、ＰＦＥＴ２０に
対するその効果は、ＲＣ回路（抵抗１０およびキャパシ
タ１５）によって遅れる。また、ＮＦＥＴ３０がＰＦＥ
Ｔ２０より大きく作られ、ＰＦＥＴ４０がＮＦＥＴ５０
より大きく作られているため、ノードＮＤ１は、こうし
て既知の状態、ここではローの論理レベルに引かれるこ
とが確実にされる。その結果、修正されたラッチが電力
アップされると、その出力は予測できる状態に引かれ
る。さらに、当業者は、そのように設計されたラッチが
いかなる電源過渡に対しても非常に強くなり得ることを
認めるであろう。
ラッチの出力は、デバイスが電源投入されるとき未知の
状態である。しかし、修正されたラッチは、図１におい
て図示されるように、抵抗１０およびキャパシタ１５を
加えることによって既知の状態になるようにその出力が
設計されるという点において、「不均衡」である。電源
投入される間に端子Ｐがオンとなると、ＰＦＥＴ２０に
対するその効果は、ＲＣ回路（抵抗１０およびキャパシ
タ１５）によって遅れる。また、ＮＦＥＴ３０がＰＦＥ
Ｔ２０より大きく作られ、ＰＦＥＴ４０がＮＦＥＴ５０
より大きく作られているため、ノードＮＤ１は、こうし
て既知の状態、ここではローの論理レベルに引かれるこ
とが確実にされる。その結果、修正されたラッチが電力
アップされると、その出力は予測できる状態に引かれ
る。さらに、当業者は、そのように設計されたラッチが
いかなる電源過渡に対しても非常に強くなり得ることを
認めるであろう。
【００１１】図２を参照すると、この発明の好ましい実
施例の回路図が図示される。図２を参照すると、ラッチ
１１０は図１において先に図示されるように修正され
る。ラッチ１１０からの出力Ｑは、ＮＯＲゲート１９０
の入力に接続される。システムリセットＤＳＰＲＯＲ
は、インバータ２１０を介してＮＯＲゲート１９０の他
方の入力に与えられる。ＮＯＲゲート１９０の出力は、
インバータ２２０を介してＰＦＥＴ１００、２００のゲ
ート端子に接続される。抵抗３００、４００は、ＰＦＥ
Ｔ１００のソースと端子Ｎとの間に接続される。現在抵
抗３００、４００は両方共３０Ｋ ｏｈｍであるが、当
業者は、それらの応用と一致するそれらの特定条件を決
定し得るべきである。
施例の回路図が図示される。図２を参照すると、ラッチ
１１０は図１において先に図示されるように修正され
る。ラッチ１１０からの出力Ｑは、ＮＯＲゲート１９０
の入力に接続される。システムリセットＤＳＰＲＯＲ
は、インバータ２１０を介してＮＯＲゲート１９０の他
方の入力に与えられる。ＮＯＲゲート１９０の出力は、
インバータ２２０を介してＰＦＥＴ１００、２００のゲ
ート端子に接続される。抵抗３００、４００は、ＰＦＥ
Ｔ１００のソースと端子Ｎとの間に接続される。現在抵
抗３００、４００は両方共３０Ｋ ｏｈｍであるが、当
業者は、それらの応用と一致するそれらの特定条件を決
定し得るべきである。
【００１２】ノードＮＤ２は、抵抗３００、４００とＰ
ＦＥＴ５００のゲート端子との間に形成される。ＰＦＥ
Ｔ５００のソースはＰＦＥＴ２００のソースに接続され
る。ＰＦＥＴ５００のドレインはノードＮＤ４を形成
し、これは２つのバッファ／インバータ１６０、８００
を介してラッチ１１０のＳＥＴ入力に接続される。ノー
ドＮＤ５は、ＳＥＴ入力とＮＦＥＴ１２０のドレインと
の接続部分に形成される。ＮＦＥＴ１２０のゲートは、
端子Ｐに接続され、一方ソースは端子Ｎに接続される。
現在４０ｐｆの、比較的大きいキャパシタは、接地とノ
ードＮＤ４との間に接続され、その目的は以下でさらに
説明される。
ＦＥＴ５００のゲート端子との間に形成される。ＰＦＥ
Ｔ５００のソースはＰＦＥＴ２００のソースに接続され
る。ＰＦＥＴ５００のドレインはノードＮＤ４を形成
し、これは２つのバッファ／インバータ１６０、８００
を介してラッチ１１０のＳＥＴ入力に接続される。ノー
ドＮＤ５は、ＳＥＴ入力とＮＦＥＴ１２０のドレインと
の接続部分に形成される。ＮＦＥＴ１２０のゲートは、
端子Ｐに接続され、一方ソースは端子Ｎに接続される。
現在４０ｐｆの、比較的大きいキャパシタは、接地とノ
ードＮＤ４との間に接続され、その目的は以下でさらに
説明される。
【００１３】ノード４はまた、３つのバッファ／インバ
ータ７００、１７０、１８０を介してＮＡＮＤゲート２
４０の入力に接続される。ＮＡＮＤゲート２４０への他
方の入力は、ラッチ１１０の出力Ｑから来る。ＮＡＮＤ
ゲート２４０の出力は、内部リセットカウンタを始動さ
せるような、他のパワーオンリセット関連機能のために
用いられる、内部パワーオンリセット信号ＩＡＰＯＲを
表わす。
ータ７００、１７０、１８０を介してＮＡＮＤゲート２
４０の入力に接続される。ＮＡＮＤゲート２４０への他
方の入力は、ラッチ１１０の出力Ｑから来る。ＮＡＮＤ
ゲート２４０の出力は、内部リセットカウンタを始動さ
せるような、他のパワーオンリセット関連機能のために
用いられる、内部パワーオンリセット信号ＩＡＰＯＲを
表わす。
【００１４】デバイスが「コールドスタート」される
と、すなわち、先に説明したように電源投入の後にシス
テムリセットが起こると、不均衡なラッチ１１０の出力
Ｑは、論理レベル「０」の既知の状態に強制され、一方
そのＳＥＴ端子Ｓは、ＮＦＥＴ１２０のＯＮ状態によっ
て不活性化される（論理レベル「０」に設定される）。
一方、コールドスタートの結果としてのシステムリセッ
トは、ＤＳＰＲＯＲおよびインバータ２１０を介して、
ＮＯＲゲート１９０ヘ同時に与えられる。両方の入力の
論理「０」レベルは、ＮＯＲゲート１９０が論理レベル
「１」を出力することを引起こし、これはバッファ２２
０によって反転される。結果として生じる論理レベル
「０」は、ＰＦＥＴ１００、２００の両方をオンにし、
ノードＮＤ２およびＮＤ３をハイに引く。ＰＦＥＴ５０
０は、線形に作動し、抵抗３００にオン抵抗を与え、こ
うして徐々にノードＮＤ４を論理ハイ状態に向かって引
く。しかし、比較的大きいキャパシタ５０１のために、
ノードＮＤ４は、直ちにハイ状態に引かれるのを妨げら
れる。こうしてキャパシタ５０１は、後のＲＣ時間遅延
の後にら充電され、この遅延はＰＦＥＴ５００のキャパ
シタンスおよびＯＮ抵抗によって決定される。
と、すなわち、先に説明したように電源投入の後にシス
テムリセットが起こると、不均衡なラッチ１１０の出力
Ｑは、論理レベル「０」の既知の状態に強制され、一方
そのＳＥＴ端子Ｓは、ＮＦＥＴ１２０のＯＮ状態によっ
て不活性化される（論理レベル「０」に設定される）。
一方、コールドスタートの結果としてのシステムリセッ
トは、ＤＳＰＲＯＲおよびインバータ２１０を介して、
ＮＯＲゲート１９０ヘ同時に与えられる。両方の入力の
論理「０」レベルは、ＮＯＲゲート１９０が論理レベル
「１」を出力することを引起こし、これはバッファ２２
０によって反転される。結果として生じる論理レベル
「０」は、ＰＦＥＴ１００、２００の両方をオンにし、
ノードＮＤ２およびＮＤ３をハイに引く。ＰＦＥＴ５０
０は、線形に作動し、抵抗３００にオン抵抗を与え、こ
うして徐々にノードＮＤ４を論理ハイ状態に向かって引
く。しかし、比較的大きいキャパシタ５０１のために、
ノードＮＤ４は、直ちにハイ状態に引かれるのを妨げら
れる。こうしてキャパシタ５０１は、後のＲＣ時間遅延
の後にら充電され、この遅延はＰＦＥＴ５００のキャパ
シタンスおよびＯＮ抵抗によって決定される。
【００１５】ＮＤ４が最終的に論理ハイ状態になると、
ＮＤ５が設定される。ラッチ１１０の設定は、出力Ｑが
論理レベル「１」になることを引起こし、これは効果的
にＮＯＲゲート１９０を不能化し、そのためＤＳＰＲＯ
Ｒからの他のシステムリセットは効果的にＮＯＲゲート
１９０を通って、ラッチ１１０の状態を変更できない。
したがって、電源が既にオンのときは、続いて起こるす
べてのシステムリセットＤＳＰＲＯＲがＮＯＲゲート１
９０によって無視されるために、内部パワーオンリセッ
トＩＡＰＯＲはノードＮＤ４から発生できない。
ＮＤ５が設定される。ラッチ１１０の設定は、出力Ｑが
論理レベル「１」になることを引起こし、これは効果的
にＮＯＲゲート１９０を不能化し、そのためＤＳＰＲＯ
Ｒからの他のシステムリセットは効果的にＮＯＲゲート
１９０を通って、ラッチ１１０の状態を変更できない。
したがって、電源が既にオンのときは、続いて起こるす
べてのシステムリセットＤＳＰＲＯＲがＮＯＲゲート１
９０によって無視されるために、内部パワーオンリセッ
トＩＡＰＯＲはノードＮＤ４から発生できない。
【００１６】ラッチ１１０がＮＤ５によって設定される
と、その出力は、ＮＯＲゲート１９０およびＰＦＥＴ１
００および２００をオフにする。しかし、ラッチ１１０
からの出力は、ＮＦＥＴ６００をオンにし、キャパシタ
５０１がＮＦＥＴ６００を介して放電することを可能に
する。ＮＦＥＴ６００のＯＮ抵抗およびキャパシタンス
は、放電のためのＲＣ時間遅延のように作動する。キャ
パシタ５０１が十分に放電されると、ＮＤ４はローにな
り、こうしてＮＡＮＤゲート２４０をオフにし、ＩＡＰ
ＯＲの状態を変更する。キャパシタ５０１の充電および
放電からのＲＣに基づく第１の状態から第２の状態への
変更は、「コールドスタート」状態のための所望の総内
部遅延を与える。
と、その出力は、ＮＯＲゲート１９０およびＰＦＥＴ１
００および２００をオフにする。しかし、ラッチ１１０
からの出力は、ＮＦＥＴ６００をオンにし、キャパシタ
５０１がＮＦＥＴ６００を介して放電することを可能に
する。ＮＦＥＴ６００のＯＮ抵抗およびキャパシタンス
は、放電のためのＲＣ時間遅延のように作動する。キャ
パシタ５０１が十分に放電されると、ＮＤ４はローにな
り、こうしてＮＡＮＤゲート２４０をオフにし、ＩＡＰ
ＯＲの状態を変更する。キャパシタ５０１の充電および
放電からのＲＣに基づく第１の状態から第２の状態への
変更は、「コールドスタート」状態のための所望の総内
部遅延を与える。
【００１７】当業者には認められるように、不均衡なラ
ッチ１１０は、電源投入されると、システムリセットＤ
ＳＰＲＯＲとともにＮＯＲゲート１９０においてフィー
ドバックループを活性化する。ＮＯＲゲート１９０が活
性化された後、ノードＮＤ４は、ＲＣ遅延の後ハイに引
かれ、かつ別の遅延の後ローに引かれる。この状態の変
化は、ラッチ１１０を別の状態に設定すると共に総内部
遅延を引起こすのに用いられ、こうして、電源が既にオ
ンのとき、続いて起こるシステムリセットによって引起
こされる（最終的にラッチを設定するための）さらなる
フィードバックを防ぐことができる。
ッチ１１０は、電源投入されると、システムリセットＤ
ＳＰＲＯＲとともにＮＯＲゲート１９０においてフィー
ドバックループを活性化する。ＮＯＲゲート１９０が活
性化された後、ノードＮＤ４は、ＲＣ遅延の後ハイに引
かれ、かつ別の遅延の後ローに引かれる。この状態の変
化は、ラッチ１１０を別の状態に設定すると共に総内部
遅延を引起こすのに用いられ、こうして、電源が既にオ
ンのとき、続いて起こるシステムリセットによって引起
こされる（最終的にラッチを設定するための）さらなる
フィードバックを防ぐことができる。
【図１】この発明に組入れられた修正されたＤ型フリッ
プフロップの回路図である。
プフロップの回路図である。
【図２】この発明の好ましい実施例の回路図である。
１１０ ラッチ １９０ ＮＯＲゲート ３００ 抵抗 ４００ 抵抗 ５０１ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラオフ・ハリム アメリカ合衆国、92677 カリフォルニア 州、ラグーナ・ニゲル、コロナド・ポイン ト、25 (72)発明者 ダリューシュ・シャムロウ アメリカ合衆国、92677 カリフォルニア 州、ラグーナ・ニゲル、ベル・メゾン、 30756
Claims (9)
- 【請求項１】 電子システムの電源をオンにすることに
よって引起こされるシステムリセットを検出するための
回路であって、 ＳＥＴ入力および出力を有する、前記電源に結合された
ラッチ手段を含み、前記ラッチ手段の前記出力は、電源
投入される間第１の予め定められた状態にリセットさ
れ、さらに 前記ラッチ手段からの前記出力および前記システムリセ
ットを受けるためのフィードバック手段を含み、前記フ
ィードバック手段は、前記ラッチ手段の出力からの前記
第１の予め定められた状態および前記システムリセット
の両方が存在するとき、その出力を活性化し、さらに 前記フィードバック手段からの出力および前記ラッチ手
段に結合された遅延手段を含み、前記遅延手段は、前記
遅延手段が前記フィードバック手段から活性化された出
力を受けてから予め定められた時間後にその出力を活性
化し、前記遅延手段からの前記活性化された出力は、電
源が既にオンの間に前記システムリセットのみが与えら
れる時、前記フィードバック手段は不活性化のままであ
るように第２の予め定められた状態に前記ラッチ手段を
設定する、回路。 - 【請求項２】 前記ラッチ手段が、 そのドレインが前記電源に結合された第１のｐ型トラン
ジスタと、 前記電源と前記第１のｐ型トランジスタのドレインとの
間に結合された抵抗と、 そのドレインが前記第１のｐ型トランジスタのソースに
結合されて第１のノードを形成する第１のｎ型トランジ
スタとを含み、前記第１のｐ型トランジスタおよび前記
第１のｎ型トランジスタの両方のゲートは、ともに接続
されて第２のノードを形成し、前記第１のノードは、前
記ラッチ手段のための前記出力を発生し、前記第１のｎ
型トランジスタは、前記第１のｐ型トランジスタより幅
が広く、さらに 前記第１のノードと前記第１のｎ型トランジスタのソー
ス端子との間に結合されたキャパシタと、 そのドレインが前記電源に結合され、そのソースが前記
第２のノードに結合された第２のｐ型トランジスタと、 そのドレインが前記第２のノードに結合され、そのゲー
トが前記第１のノードに結合された第２のｎ型トランジ
スタとを含み、前記第２のｐ型トランジスタは、前記第
２のｎ型トランジスタより幅が広く、さらに そのドレインが前記第２のノードに結合された第３のｎ
型トランジスタを含み、前記第３のｎ型トランジスタの
ゲートは、前記ラッチ手段のための前記ＳＥＴ信号を受
けるように結合され、さらに そのゲートが前記電源に結合され、そのドレインが前記
ＳＥＴ信号に結合されて、電源投入される時に前記ＳＥ
Ｔ入力を不活性化する第４のｎ型トランジスタとを含
み、 前記ラッチ手段は、電源投入される時にその出力を前記
第１の予め定められた状態に強制し、活性化されたＳＥ
Ｔ信号を受けとったときのみその出力を前記第２の予め
定められた状態に強制する、請求項１に記載の回路。 - 【請求項３】 前記フィードバック手段が、 前記ラッチ手段からの前記出力および前記システムリセ
ットを受けるように結合されるＮＯＲゲートを含み、前
記ＮＯＲゲートは、前記ラッチ手段からの前記出力が前
記第１の予め定められた状態で、かつ前記システムリセ
ットが存在するとき、その出力を活性化し、前記ＮＯＲ
ゲートは、前記ラッチ手段からの前記出力が前記第２の
予め定められた状態のとき、その出力を不活性化し、そ
れにより前記ＮＯＲゲートは、電源投入によって引起こ
されるのではない、続いて起こるいかなるシステムリセ
ットも無視する、請求項２に記載の回路。 - 【請求項４】 前記遅延手段は、 そのゲートが前記ＮＯＲゲートからの出力に結合された
第３のｐ型トランジスタを含み、前記第３のｐ型トラン
ジスタのドレインは、前記電源に結合され、さらに そのゲートが前記第３のｐ型トランジスタのゲートに結
合され、そのドレインが前記電源に結合された第４のｐ
型トランジスタと、 そのドレインが前記第３のｐ型トランジスタのソースに
結合された第５のｐ型トランジスタと、 前記第４のｐ型トランジスタのソースと前記第５のｐ型
トランジスタのゲートとの間に結合された第１の抵抗
と、 前記第５のｐ型トランジスタのゲートと接地とに結合さ
れた第２の抵抗と、 そのドレインが前記第５のｐ型トランジスタのソースに
結合されて前記遅延手段のための出力ノードを形成する
第５のｎ型トランジスタとを含み、前記第５のｎ型トラ
ンジスタのゲートは、フリップフロップ手段からの前記
出力に結合され、前記出力ノードは、前記フリップフロ
ップ手段の前記ＳＥＴ入力に結合され、さらに 前記遅延手段の前記出力ノードと接地との間に結合され
たキャパシタを含み、前記遅延手段の前記出力ノード
は、前記予め定められた遅延後、前記フィードバック手
段からの前記活性化された出力によってハイに引かれ、
前記ラッチ手段への前記ＳＥＴ入力を活性化する、請求
項３に記載の回路。 - 【請求項５】 電子システムの電源をオンにすることに
よって引起こされるシステムリセットを検出するための
回路であって、 ＳＥＴ入力および出力を有するラッチを含み、前記ラッ
チは、前記電源に結合され、前記ラッチは、前記電源が
オンとなるとき第１の予め定められた状態を出力する傾
向があるように不均衡にされ、さらに 前記ラッチの前記出力に結合されて、前記電源がオンと
なるとき前記出力を前記第１の予め定められた状態に引
くためのキャパシタと、 そのゲートが前記電源に結合され、そのドレインが前記
ラッチの前記ＳＥＴ入力に結合された第１のｎ型トラン
ジスタとを含み、前記第１のｎ型トランジスタは、前記
電源がオンとなるとき、前記ＳＥＴ入力を不能化し、さ
らに 前記ラッチからの前記出力および前記システムリセット
の両方が存在するとき、その出力を活性化するＮＯＲゲ
ートと、 前記ＮＯＲゲートから活性化された出力を受けた後、予
め定められた遅延後にその出力を活性化するための遅延
手段とを含み、前記遅延手段の出力は、前記ラッチの前
記ＳＥＴ入力に結合され、それにより前記ラッチは、前
記遅延手段の出力が活性化されるとき、第２の予め定め
られた状態に設定され、 前記ラッチの前記出力の前記第２の予め定められた状態
は、前記電源が既にオンのとき、前記ＮＯＲゲートに他
のいかなるシステムリセットも無視させる、回路。 - 【請求項６】 前記ラッチが、 そのドレインが前記電源に結合された第１のｐ型トラン
ジスタと、 前記電源と前記第１のｐ型トランジスタのドレインとの
間に結合された抵抗と、 そのドレインが前記第１のｐ型トランジスタのソースに
結合されて第１のノードを形成する第１のｎ型トランジ
スタとを含み、前記第１のｐ型トランジスタおよび前記
第１のｎ型トランジスタの両方のゲートは、ともに結合
されて第２のノードを形成し、前記第１のノードは、前
記ラッチ手段のための前記出力を発生し、前記第１のｎ
型トランジスタは、前記第１のｐ型トランジスタよりも
幅が広く、さらに そのドレインが前記電源に結合され、そのソースが前記
第２のノードに結合された第２のｐ型トランジスタと、 そのドレインが前記第２のノードに結合され、そのゲー
トが前記第１のノードに結合された第２のｎ型トランジ
スタとを含み、前記第２のｐ型トランジスタは、前記第
２にのｎ型トランジスタよりも幅が広く、さらに そのドレインが前記第２のノードに結合された第３のｎ
型トランジスタを含み、前記第３のｎ型トランジスタの
ゲートは、前記ラッチ手段のための前記ＳＥＴ信号を受
けるように結合され、さらに そのゲートが前記電源に結合され、そのドレインが前記
ＳＥＴ信号に結合されて、電源投入される時に前記ＳＥ
Ｔ入力を不活性化するための第４のｎ型トランジスタを
含み、 前記ラッチ手段は、電源投入される時にその出力を前記
第１の予め定められた状態に強制し、活性化されたＳＥ
Ｔ信号を受けとったときのみその出力を前記第２の予め
定められた状態に強制する、請求項５に記載の回路。 - 【請求項７】 前記ラッチの出力に応答する内部遅延手
段をさらに含み、前記内部遅延手段は、前記遅延手段か
らの出力が活性化されるとき、活性化され、前記ラッチ
の出力が前記第２の予め定められた状態に設定されると
き、不活性化され、 それにより前記内部遅延手段が、前記ラッチの変更状態
に基づいて予め定められた遅延を与える、請求項５に記
載の回路。 - 【請求項８】 電子システムの電源をオンにすることに
よって引起こされるシステムリセットを検出する方法で
あって、 前記電源がオンとなるときシステムリセットを与えるス
テップと、 前記電源がオンとなるとき第１の予め定められた信号を
ラッチするステップとを含み、 前記第１の予め定められた信号および前記システムリセ
ットはフィードバックを活性化し、 前記活性化されたフィードバックはキャパシタを充電す
る前に第１のＲＣ定数によって遅延され、 前記キャパシタは前記第１の予め定められた信号を第２
の予め定められた信号に変更し、それにより前記フィー
ドバックが不活性化し、それにより、その同時の電源投
入なしのさらに他のシステムリセットが前記電子システ
ムによって無視される、方法。 - 【請求項９】 前記キャパシタは充電されて予め定めら
れた内部信号を活性化し、 前記第２の予め定められた信号が第２の遅延を活性化し
て第２のＲＣ定数で前記キャパシタを放電するステップ
と、こうして前記キャパシタが前記内部信号を不活性化
して、前記第１のＲＣおよび前記第２のＲＣ定数によっ
て規定される総内部遅延を与えるステップとをさらに含
む、請求項８に記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/186,939 US5463336A (en) | 1994-01-27 | 1994-01-27 | Supply sensing power-on reset circuit |
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Publications (1)
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|---|---|
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ID=22686920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304515A Withdrawn JPH07219681A (ja) | 1994-01-27 | 1994-12-08 | 電子システムの電源をオンにすることによって引起こされるシステムリセットを検出するための回路およびその方法 |
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| Country | Link |
|---|---|
| US (1) | US5463336A (ja) |
| EP (1) | EP0665488A3 (ja) |
| JP (1) | JPH07219681A (ja) |
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-
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- 1994-12-08 JP JP6304515A patent/JPH07219681A/ja not_active Withdrawn
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