JPH0721931B2 - 回転体駆動装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は回転体駆動装置に関するものである。

［従来の技術］ 従来の回転体駆動装置、例えば電子スチルカメラにおけ
るディスク駆動装置のような回転体駆動装置において
は、カメラ全体の動作タイミングを規制するための基準
信号にモータの位相を合わせるようにその駆動制御が行
われていた。従って位相を用いたモータの速度制御（位
相制御）に時間がかかりカメラの立上り特性が悪かっ
た。

また、位相制御の方法としては、例えば基準信号よりπ
遅れてFG（Frequency Generator）パルスの位相を同期
させてモータを制御することが考えられるが、この場合
位相の制御可能な範囲は基準信号に対するFGパルスの位
相の遅れが０以上２π以下の範囲に限られてしまう。

しかし、モータへの急激な負荷変動等によって位相差が
上記制御可能範囲を越えることもありうる。

このことを第５図を参照して説明する。同図は、理解を
容易とするために、基準信号に対してFGパルスを位相０
で同期させて（以下、この同期した状態を位相ロック状
態ともいう）モータ制御を行う場合を示している。すな
わち、上述した急激な負荷変動により、同図に示すよう
に、例えばｎ−１回目の制御のためのサンプル時では、
上記位相ロック状態から（15/8）π程位相がずれた状態
となり、次のサンプル時、つまりｎ回目までに、さらに
（1/8）π以上のずれ（図に示す例では（2/8）πのず
れ）を生じると、位相ロック状態からの位相ずれが２π
以上になってしまう（２π＋（1/8）π）。ところが、
上述のような制御方法ではこの場合位相ずれが小さくな
ったものと判断してしまい、適切な制御が不可能となる
問題点があった。

［発明が解決しようとする問題点］ そこで、本発明の目的は以上のような問題点を解決し、
大きな負荷変動が生じた場合でも正確な回転体の位相制
御を行うことができる回転体駆動装置を提供することに
ある。

［問題点を解決するための手段］ かかる目的を達成するために、本発明では、回転体を駆
動する回転駆動手段と、前記回転体の回転に伴って所定
のパルス信号を発生するパルス発生手段と、前記パルス
発生手段より出力されるパルス信号の周期に基づいて前
記回転体の回転速度を検出し、該回転速度が所定の速度
に一定となるように前記回転駆動手段を速度制御する速
度制御手段と、周期的な基準パルス信号を発生する基準
信号源と、前記パルス発生手段より発生するパルス信号
と前記基準パルス信号との位相差を前記基準パルス信号
の発生周期に同期して演算し、該位相差が所定の位相差
となるように前記回転駆動手段を位相制御する位相制御
手段と、前記回転駆動手段が前記位相制御手段によつて
位相制御されている状態において、前記基準パルス信号
の一周期間に、前記パルス発生手段より前記パルス信号
が複数回発生した場合に、前記位相制御手段による前記
位相差の演算を中止し、前記速度制御手段による速度制
御に切り換える制御手段と、を具えたことを特徴とす
る。

［作用］ 本発明によれば、検知手段による検知がなされたとき、
すなわち例えば位相制御に適さない状態となったときで
も、前記検知に応じて適切な対処が可能となる。

［実施例］ 以下、図面を参照して本発明を詳細に説明する。

第１図は本発明回転体駆動装置の一実施例としてのディ
スク駆動装置を含む電子スチルカメラの一構成例を示す
ブロック図である。図において、１はモータ起動スイッ
チ、２は装置全体を制御するとともに各種演算等を行う
システム制御演算部であって、マイクロコンピュータ形
態のCPU、ワークエリア等を有するRAM、後述の第２図に
示すような手順を記憶したROMおよびカウンタ等を有す
る。３は入力信号の立ち上りエッジでリセット（RESE
T）して０から計時を行うタイマカウンタ回路、４は入
力信号の立ち上りエッジ毎にタイマカウンタ回路３の内
容を保持するラッチ回路であって、各部2,3および４に
より位相制御手段が構成されている。５はモータが組込
まれている電子スチルカメラの全体のタイミング信号
（同期信号）を発生する同期信号源としてのシステム基
準信号発生回路、６はモータの位相制御の基準となる信
号を発生する基準信号源としてのモータ制御基準信号発
生回路、７はD/A変換器、８はD/A変換されたモータ制御
信号を増幅するモータ駆動回路、９は回転駆動手段とし
てのモータである。

10はモータの回転位相に対応したFG信号パルス、すなわ
ち例えばモータ８の１回転につき16個のパルスを発生す
る検出手段としてのFG（Frequency Generator）回路、1
1はモード切換信号14により速度偏差を用いた速度制御
モード（以下、速度制御モード）に設定するためのａ側
および位相同期による位相制御モード（以下、位相制御
モード）に設定するためのｂ側に切り換わるモード切換
スイッチ、19はモータの位相に同期したパルスをモータ
１回転に１回Ｈレベルで出力する位相信号発生器（P
G）、21はANDゲート、12はFG回路10からの出力信号、13
はカウンタ回路３のリセット入力端に入力されるRESET
信号、15は演算部２から出力される位相同期時Ｈレベル
および非同期時ＬレベルとなるREADY信号、16は同演算
部２から出力される基準信号発生タイミング信号、17は
制御基準信号発生回路６から出力される基準信号、18は
PG19からの出力信号、20はREADY信号15がＬレベルから
ＨレベルになったときにほぼモータのFGの周期の幅をも
つＨレベルのワンショットパルスを発生するワンショッ
ト回路である。22は撮像装置、23は信号処理回路、24は
ヘッド、25は制御対象である回転体としての記録媒体で
ある。

ついで第１図示の構成における動作を説明する。

第２図は本実施例に係る回転体の駆動制御手順の一例を
示す。本実施例ではモータ９を映像信号の垂直同期信号
に同期させると共に位相同期時に、モータ９のFG信号12
の周期と制御基準信号発生回路からの基準信号17の周期
とを等しく、かつFG信号パルス立ち上りと基準信号17の
立ち上りエッジとの位相差をπとしている。

初期時において、モータ９は回転が停止しているとす
る。この初期時、スイッチ11はａ側、すなわち速度制御
モード側に設定されている。ここでステップS1において
モータ起動スイッチ１が閉成されると、ステップS2にす
すみ、そこでシステム制御演算部２はD/A変換器７にモ
ータ９を起動するに十分な一定値を出力する。

ついでステップS3にすすみ、そこで次のようなモータ９
の速度制御を行った後、ステップS4にすすんでその速度
が安定か否かを演算部２において判断する。すなわち、
まずステップS3においてD/A変換器７からの信号を駆動
回路８に入力し、これに基づく駆動回路８からの信号を
モータ９に供給する。するとモータ９が回転し始め、FG
回路10からモータ９の回転周期に比例したFGパルス信号
12が出力される。ここでスイッチ11はａ側にあるから、
FGパルス信号12の立ち上りエッジでタイマカウンタ回路
３の内容がラッチ回路４に保持されるとともに、タイマ
カウンタ回路３がリセットされ再び０からのタイムカウ
ントを開始する。すなわち、ラッチ回路４はFGパルスの
周期をFGパルス信号の立ち上りエッジ毎に保持する。演
算部２は保持されたFGパルスの周期と制御目標周期（す
なわち、例えばNTSC方式の場合垂直同期信号周期1/60
秒）との差を偏差量として操作量を演算し、D/A変換器
７に演算結果を出力する。このようにしてモータ９の速
度が制御される。

ついでステップS4にすすみ、モータ９の速度が目標速度
付近で十分安定か否かを演算部２において前記偏差量に
基づいて判断する。偏差量が所定値以上では速度が安定
でないとして、ステップS3に戻り、所定値以内ならば速
度が安定であるとしてステップS5にすすむ。

ステップS5においては、演算部２においてFGパルスの立
ち上りか否かを判断し、肯定判定であればステップS6に
すすんで、演算部２においてFGパルスの立ち上り時点か
ら内蔵のカウンタによってタイムカウントを行う。つい
でステップS7にすすんでカウント開始からFGパルスが制
御目標周期（たとえば垂直同期信号周期）に同期してい
るときのFGパルスの周期の1/2時間すなわちπ時間経過
したか否かを演算部２において判断し、肯定判定であれ
ばステップS8に進む。

ステップS8においては、演算部２においてスイッチ11を
位相制御モード側、すなわちｂ側に切り換え、次いでス
テップS9にて、演算部２からの基準信号発生タイミング
信号16を制御基準信号発生回路６に入力して、演算部２
におけるFGパルスの立ち上りからπ時間経過時点で発生
回路６から基準信号17を出力開始する。

第４図はこのときのFG信号と基準信号とのタイミングを
示したものである。これによって、カウンタ回路３は位
相制御モードにおいては制御基準信号発生回路６の出力
信号の立上り毎にリセットされることになる。

ステップS10においては演算部２によってラッチ回路４
の内容を読み込む。ラッチ回路４の内容は、基準信号17
の立ち上りからFGパルスの立ち上りまでのカウンタ回路
３のタイムカウント値であって、これは基準信号とFGパ
ルス信号との位相差を示すものである。

ついでステップS11において、後述の位相差判断ルーチ
ンを行う。このルーチンによって基準信号とFGパルスと
の位相差と、目標位相差との偏差量が補正される。

ついでステップS12においては、演算部２によって当該
補正された偏差量に基づいて操作量を演算し、ついでス
テップS13にすすみ、演算部２から演算結果、すなわち
操作量をD/A変換器７に出力する。これによって、操作
量に基づくモータ９の回転位相制御が行われる。ついで
ステップS14にすすみ、演算部２によって、読み込んだ
ラッチ回路４の内容に基づいて基準信号とFGパルスとの
位相差が目標位相差になっているか、すなわち位相同期
しているかを判断し、位相同期していなければステップ
S10に復帰して同様の手順を繰返す。一方、位相同期し
ていると判定された場合にはステップS15にすすみ、演
算部２からＨレベルのREADY信号15を出力し、ステップS
10に復帰する。

次に、本実施例の主要部である回転体駆動制御部につい
て詳細に説明する。

第３図は各部3,4,6および11、すなわち第１図において
一点鎖線内に示す回転体駆動部の詳細な構成例である。
図において、105および106はタイマプリスケーラ、107
〜110はタイマプリスケーラ105および106により設定さ
れた初期値からクロック信号201により計数を行うタイ
マカウンタであり、第１図のカウンタ回路３を構成す
る。111および112はストローブ信号202によりタイマカ
ウンタ107〜110の値を保持するタイマラッチであり、第
１図におけるラッチ回路４を構成する。113はフリップ
フロップ（以下FFと略す）117,118,119および115の出力
をラッチするフラグバッファ、114はモード切換えスイ
ッチ11の切換え制御を行うためのモード設定用バッフ
ァ、122はFG信号12の反転信号203のタイミングで動作す
るFF、121はFF122のＱ出力をクロック信号201のタイミ
ングでラッチするFF、120はFF121のＱ出力をクロック信
号201のタイミングでラッチするFF、116はNANDゲート15
6の出力をクロック信号201のタイミングでラッチするFF
である。130〜140はインバータゲート、150〜161はNAND
ゲート、170〜173はNORゲートである。なお、基準信号
発生回路６は、本実施例においてはタイマカウンタ107
〜110に兼用している。

101および102は、それぞれ、システム制御演算部２のCP
Uにデータバスおよびアドレスバスを介して結合したデ
ータバスバッファおよびアドレスバスバッファ、103お
よび104はアドレスバスバッファ102に結合したアドレス
デコーダである。また、▲▼，▲▼，▲▼
および▲▼は、それぞれ、CPUから供給されるチ
ップセレクト信号、リード信号、ライト信号、およびア
ドレスバスバッファ102を動作させるためのアドレスラ
イン信号である。

次に、第３図示の回路の動作例を説明する。

まず、モードセレクト信号204および205がＬレベル、信
号206がＨレベルに設定され、装置が位相制御モードに
あるとする。このとき、プリスケーラ105および106には
FGの目標周期がクロック信号201の周期の整数倍の２の
補数表現で設定されている。するとFG信号203の立ち上
りからわずかに遅れた信号207の立ち上がりで信号202が
Ｌレベルとなりタイマカウンタ107〜110の値がタイマラ
ッチ111,112にラッチされるとともに信号207の反転信号
209によりFF115の出力がＨレベルとなる。またタイマカ
ウンタ107〜110のオーバフロー信号によりゲート173の
出力がＬレベルとなりカウンタ107〜110は再びプリスケ
ーラ105および106に設定される値から再カウントを行
う。すなわち、タイマラッチ111および112はタイマカウ
ンタ107〜110の再カウントの開始からFG信号203の立ち
上りまでの時間を計測した値が保持される。すなわちこ
の値が一定となるようにモータ９の回転位相をコントロ
ールすることにより位相制御が行われることになる。

ところで、タイマラッチ111および112にデータがラッチ
されたことは前述のようにFF115のＱ出力がＨレベルと
なることで知ることができるが、このとき、このラッチ
111および112の内容を読まないうちに次のFG信号203が
立ち上がることを考える。FF115はタイマラッチ112のRE
ADストローブ信号210によってクリアされるが、もしREA
Dストローブ信号210がＬレベルとなる前にFG信号203が
立ち上がると、NANDゲート153出力がＬレベルとなり、F
F117のＱ出力がＨレベルとなる。すなわち、演算部２の
CPUは、例えば位相制御処理の過程（ステップS10〜S1
5）でこの信号に対応したフラグバッファ113の内容をデ
ータバスを介して参照すればタイマラッチ111および112
の内容を読み込むまでの間に２度以上FG信号203が立ち
上がったことを検知できる。

一般に、位相制御時の演算をマイクロコンピュータ等を
用いて処理する場合、このように演算が間に合わないこ
とがある。このときは、通常の演算処理の一部を行わ
ず、必須の処理だけを行うようにし、次のFGパルスのタ
イミングに間に合わせるようにしてもよい。すなわち、
演算処理回数を変更する処理を行う。例えば位相制御の
演算は数回に１回程度行わなくてもモータ９の位相が大
きく乱れることはない。そこで、このような場合には、
FF117をリセットする処理、すなわちゲート139の入力を
Ｌレベルとする処理だけを行い、次のデータがラッチさ
れるのを待つようにしてもよい。

次に、タイマカウンタ107〜110がオーバーフローして、
再カウントが開始されて、次のオーバフローするまでの
間に１度もFG信号203が立ち上がらなかった場合につい
て考える。

まずタイマカウンタ107〜110がオーバーフローすると、
NANDゲート156の出力はＨレベルとなる。従って、FF116
のＱ出力はＨレベルとなっている。この状態でFG信号20
3が立ち上がり、信号209がＬレベルとなると、このとき
まだタイマカウンタ107〜110がオーバフローしていなけ
ればNANDゲート156の出力はＬレベルとなり、FF116の出
力ＱはＬレベルとなるが、FG信号203が立ち上がる前に
再びタイマカウンタ107〜110のオーバフロー信号208が
ＨレベルとなるとNANDゲート154の両入力がＨレベルと
なりFF118のＱ出力がＨレベルにセットされる。

これにより、演算部２のCPUは、例えば位相制御処理の
過程でこの信号に対応したフラグバッファ113の内容を
データバスを介して参照すれば、タイマカウンタ107〜1
10がオーバフローして、次にオーバフローするまでの間
にFG信号の立ち上がりが無かったことを検知できる。

このときは異常状態であるとしてモータを停止させても
よいが、引き続き位相制御が必要であることは十分考え
られる。この際はまずゲート139の入力をＬレベルとし
てFF118をリセットし、次に上述の如く参照したフラグ
バッファ113の信号状態に基づいて、なしいはこれをイ
ンタラプト信号として速度制御モードに移行し、速度が
安定になった時点で再び位相制御モードに移行する。

速度制御モードでは、モードセレクト信号204〜206をす
べてＬレベルとし、プリスケーラにはゼロを設定する。
するとFG信号203の立ち上がりからわずかに遅れた信号2
07の立ち上がりで信号202がＬレベルとなり、タイマカ
ウンタ107〜110の値がタイマラッチ111および112に保持
されるとともに、信号211がＬレベルとなり、ゲート173
がＬレベルとなり、カウンタ107〜110はプリスケーラの
値をロード、つまりゼロにリセットされ再カウントを開
始する。このときのタイマラッチ111および112の値がFG
信号の周期を示しているから、この値をもとに速度制御
を行えばよい。

次に、タイマカウンタ107〜110がオーバフローし、再カ
ウントが開始された後次のオーバフローが生じるまでの
間に２度以上FG信号203が立ち上がった場合について考
える。

まずタイマカウンタ107〜110がオーバフローすると、NA
NDゲート156の出力はＨレベルになる。従って、FF116の
Ｑ出力がＨレベル、出力がＬレベルとなる。この状態
でFG信号203が立ち上がり、信号209がＬレベルとなる
と、このときはまだタイマカウンタ107〜110がオーバフ
ローしていないので、NANDゲート156の出力はＬレベル
となりFF116のＱ出力はＬレベル，出力がＨレベルと
なる。ここでカウンタ107〜110がオーバフローすれば、
NANDゲート156の出力がＨレベルとなり、FF116のＱ出力
はＨレベル、Ｑ出力はＬレベルとなるが、オーバフロー
が生じる前にもう１度FG信号203が立ち上がると、NAND
ゲート155出力がＬレベルとなり、FF119のＱ出力がＨレ
ベルとなる。

これにより、演算部２のCPUは、例えば位相制御処理の
過程でこの信号に対応したフラグバッファ113の内容を
データバスを介して参照すれば、タイマカウンタ107〜1
10がオーバフローして次にオーバフローするまでに２度
以上FG信号203が立ち上がるのを検知できる。

このときも前述の場合と同様に、モータ９を停止させて
もよいが、引き続き位相制御が必要な場合は、ゲート13
9の入力をＬレベルとし、FF119をリセットしてから、上
述の如く参照したフラグバッファ113の信号状態に基づ
いて、ないしはこれをインタラプト信号として速度制御
モードに戻り、速度が安定状態となってから再び位相制
御モードに切りかえればよい。

このように、基準信号からFGパルスが２π以上ずれた場
合、すなわち第５図のような場合にも、誤った制御する
ことなく両者の位相差を迅速かつ確実にしかも安定して
０〜２πの範囲内にすることができる。

なお、本実施例ではFGパルス（モータ１回転につき例え
ば16パルス）で位相制御を行うため、PGパルス（モータ
１回転につき１パルス）によるものに比べ高精度の位相
同期が可能である。位相同期後はステップS15によりＨ
レベルのREADY信号15が出力されるのに伴い、ワンショ
ット回路20は基準信号17の周期よりも長く且つ２周期分
より短いパルスを発生する。そして、PG19はモータの回
転に伴い１回転に１回ある特定の位相でＨレベルの信号
18を出力するから、ワンショット回路20の出力がＨレベ
ルとなったとき、すなわち位相同期したことを示すREAD
Y信号15がＨレベルで、かつPG19の出力信号18がＨレベ
ルでANDゲート21の出力がＨレベルとなり、システム基
準信号発生回路５をセットする。

よって電子スチルカメラの撮像系を含む映像信号処理系
等のタイミングをこのシステム基準信号発生回路５によ
って速やかに得ることができる。しかもこのとき記録媒
体25と基準信号発生回路５とは完全に同期している。

このように本実施例によれば、モータ起動時に同期信号
に基づく位相制御を行わずに速度制御のみ行うことによ
って位相誤差信号の影響を受けない。従って速度が安定
するまでの時間が早い。また本実施例によればモータ速
度が安定になった後にモータ制御を速度制御から位相制
御に切換え、しかもこの位相制御用の基準信号の位相を
最初にモータの位相にあわせることによって、位相制御
切換時のモータ位相変動を少なくし、早い時間で位相同
期させることができる。しかも、この位相同期されたモ
ータと映像信号との同期も速やかに得ることができる。

なお、本実施例ではFGパルスを用いて制御するとき、FG
パルスが基準信号に対し２π以上ずれた場合、すなわち
第５図のような場合について述べたが、PGパルスを用い
て制御する場合にもタイマプリスケーラの値を変更すれ
ば、対応は容易である。

また、上述の実施例では本発明を電子スチルカメラに適
用した場合について述べたが、本発明は回転体の駆動機
構を有する種々の機器に極めて有効かつ容易に適用でき
るのは勿論である。

［発明の効果］ 以上説明したように、本発明によれば、位相制御範囲を
広くすることができるとともに、大きな負荷変動が生じ
た場合でも迅速かつ確実に、しかも安定に対応できる回
転体駆動装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる回転体駆動装置を適
用した電子スチルカメラの一構成例を示すブロック図、 第２図は第１図示の装置の動作例を示すフローチャー
ト、 第３図は本実施例の主要部の詳細な構成例を示す回路
図、 第４図および第５図は基準信号とPGパルス信号とのタイ
ミングの２例を各々示すタイミングチャートである。 ２……システム制御演算部、３……タイマカウンタ回
路、４……ラッチ回路、６……制御基準信号発生回路、
９……モータ、10……FG、105,106……タイマプリスケ
ーラ、107〜110……タイマカウンタ、111,112……タイ
マラッチ、114……モード設定バッファ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】回転体を駆動する回転駆動手段と、 前記回転体の回転に伴って所定のパルス信号を発生する
   パルス発生手段と、 前記パルス発生手段より出力されるパルス信号の周期に
   基づいて前記回転体の回転速度を検出し、該回転速度が
   所定の速度に一定となるように前記回転駆動手段を速度
   制御する速度制御手段と、 周期的な基準パルス信号を発生する基準信号源と、 前記パルス発生手段より発生するパルス信号と前記基準
   パルス信号との位相差を前記基準パルス信号の発生周期
   に同期して演算し、該位相差が所定の位相差となるよう
   に前記回転駆動手段を位相制御する位相制御手段と、 前記回転駆動手段が前記位相制御手段によつて位相制御
   されている状態において、前記基準パルス信号の一周期
   間に、前記パルス発生手段より前記パルス信号が複数回
   発生した場合に、前記位相制御手段による前記位相差の
   演算を中止し、前記速度制御手段による速度制御に切り
   換える制御手段と、 を具えたことを特徴とする回転体駆動装置。