JPH07202904A - セル切替回路 - Google Patents
セル切替回路Info
- Publication number
- JPH07202904A JPH07202904A JP34722993A JP34722993A JPH07202904A JP H07202904 A JPH07202904 A JP H07202904A JP 34722993 A JP34722993 A JP 34722993A JP 34722993 A JP34722993 A JP 34722993A JP H07202904 A JPH07202904 A JP H07202904A
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- JP
- Japan
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- circuit
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭ装置では輻輳状態を回避するためにセ
ル廃棄を行うが、このセル廃棄によるデータ欠落を防
ぐ。 【構成】 セルヘッダ検出回路１（２）において、受信
データ１０１（１０２）中のセルナンバーを検出し、マ
ッピング回路３（４）によりセルナンバーに対応するレ
ジスタ７（８）の領域にセル有り状態のフラグを記録す
る。レジスタ７（８）はセルアドレスカウンタ１０から
のセルナンバー１１２を受信し、セル状態フラグ１０９
を切替制御回路１１に出力する。切替制御回路１１は、
冗長構成をとっているレジスタ７，８からレジスタのセ
ル状態を受信し、セル廃棄状態を判定し、運用系のセル
が廃棄され、予備系のセルが存在する場合、セル１２に
対し選択信号１１３を出力する。セル１２ではこの選択
信号１１３を受け、セルデータを切替える。
ル廃棄を行うが、このセル廃棄によるデータ欠落を防
ぐ。 【構成】 セルヘッダ検出回路１（２）において、受信
データ１０１（１０２）中のセルナンバーを検出し、マ
ッピング回路３（４）によりセルナンバーに対応するレ
ジスタ７（８）の領域にセル有り状態のフラグを記録す
る。レジスタ７（８）はセルアドレスカウンタ１０から
のセルナンバー１１２を受信し、セル状態フラグ１０９
を切替制御回路１１に出力する。切替制御回路１１は、
冗長構成をとっているレジスタ７，８からレジスタのセ
ル状態を受信し、セル廃棄状態を判定し、運用系のセル
が廃棄され、予備系のセルが存在する場合、セル１２に
対し選択信号１１３を出力する。セル１２ではこの選択
信号１１３を受け、セルデータを切替える。
Description
【０００１】
【産業上の利用分野】本発明は伝送路切替回路に係り、
特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆ
ｅｒ Ｍｏｄｅ）通信方式のセル切替回路に関するもの
である。
特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆ
ｅｒ Ｍｏｄｅ）通信方式のセル切替回路に関するもの
である。
【０００２】
【従来の技術】従来、この種の伝送路切替回路は、伝送
路故障時の補償を目的として、伝送路単位での冗長切替
に用いられている。従来の伝送路切替回路は、図３に示
すように、受信データの同期をとるフレーム同期回路２
１および２２と、データエラーを検出するデータエラー
検出回路２３および２４と、切替トリガを出力する切替
トリガ検出回路２５および２６と、この切替トリガ検出
回路２５および２６の出力を入力としセル（ＳＥＬ）２
８を制御する切替制御回路２７を有している。２９は運
用系を示し、３０は予備系を示す。
路故障時の補償を目的として、伝送路単位での冗長切替
に用いられている。従来の伝送路切替回路は、図３に示
すように、受信データの同期をとるフレーム同期回路２
１および２２と、データエラーを検出するデータエラー
検出回路２３および２４と、切替トリガを出力する切替
トリガ検出回路２５および２６と、この切替トリガ検出
回路２５および２６の出力を入力としセル（ＳＥＬ）２
８を制御する切替制御回路２７を有している。２９は運
用系を示し、３０は予備系を示す。
【０００３】つぎに動作について説明する。まず、フレ
ーム同期回路２１および２２では受信データ２０１およ
び２０２をそれぞれ受信し、そのデータ中より同期信号
を検出し、その同期信号により受信データの同期を合わ
せた上で、データエラー検出回路２３（２４）にフレー
ムのデータ２０３（２０４）を出力する。また、フレー
ム同期回路２１（２２）において、同期確立ができない
場合や受信データ２０１および２０２が入力断のときは
切替トリガ検出回路２５および２６にフレーム異常信号
２０７（２０８）を出力する。
ーム同期回路２１および２２では受信データ２０１およ
び２０２をそれぞれ受信し、そのデータ中より同期信号
を検出し、その同期信号により受信データの同期を合わ
せた上で、データエラー検出回路２３（２４）にフレー
ムのデータ２０３（２０４）を出力する。また、フレー
ム同期回路２１（２２）において、同期確立ができない
場合や受信データ２０１および２０２が入力断のときは
切替トリガ検出回路２５および２６にフレーム異常信号
２０７（２０８）を出力する。
【０００４】つぎに、データエラー検出回路２３および
２４では、セル２８にデータ２０５および２０６をそれ
ぞれ出力し、データエラーを検出したときには、切替ト
リガ検出回路２５および２６にデータエラー信号２０９
および２１０をそれぞれ出力する。そして、この切替ト
リガ検出回路２５および２６は、フレーム同期回路２１
および２２とデータエラー検出回路２３および２４から
のフレーム異常信号２０７および２０８とデータエラー
信号２０９および２１０を受信し、切替制御回路２７に
切替トリガ信号２１１および２１２をそれぞれ出力す
る。
２４では、セル２８にデータ２０５および２０６をそれ
ぞれ出力し、データエラーを検出したときには、切替ト
リガ検出回路２５および２６にデータエラー信号２０９
および２１０をそれぞれ出力する。そして、この切替ト
リガ検出回路２５および２６は、フレーム同期回路２１
および２２とデータエラー検出回路２３および２４から
のフレーム異常信号２０７および２０８とデータエラー
信号２０９および２１０を受信し、切替制御回路２７に
切替トリガ信号２１１および２１２をそれぞれ出力す
る。
【０００５】切替制御回路２７では、冗長構成をとって
いる切替トリガ検出回路２５，２６から切替トルガ信号
２１１，２１２を受信し、運用系２９が異常で、かつ予
備系３０が正常のよきにはセル２８に対し、予備系３０
に切替える選択信号２１３を出力する。そして、セル２
８はこの選択信号２１３を受け、フレーム同期回路２１
および２２から出力されたデータ２０５および２０６の
切替を行う。このセル２８からは選択された出力信号２
１４が得られる。
いる切替トリガ検出回路２５，２６から切替トルガ信号
２１１，２１２を受信し、運用系２９が異常で、かつ予
備系３０が正常のよきにはセル２８に対し、予備系３０
に切替える選択信号２１３を出力する。そして、セル２
８はこの選択信号２１３を受け、フレーム同期回路２１
および２２から出力されたデータ２０５および２０６の
切替を行う。このセル２８からは選択された出力信号２
１４が得られる。
【０００６】なお、例えば、特開平４−３３４１４４号
公報に記載されているように、入力ハイウェイから入力
したＡＴＭセルを多重化する多重回路、高速リンクのス
イッチ、ＡＴＭセルを多重分離して出力ハイウェイに振
分けて出力するために全出力ハイウェイで共用できる共
通バッファを設けた共通バッファ形多重分離回路から構
成されるＡＴＭスイッチングシステムがある。
公報に記載されているように、入力ハイウェイから入力
したＡＴＭセルを多重化する多重回路、高速リンクのス
イッチ、ＡＴＭセルを多重分離して出力ハイウェイに振
分けて出力するために全出力ハイウェイで共用できる共
通バッファを設けた共通バッファ形多重分離回路から構
成されるＡＴＭスイッチングシステムがある。
【０００７】
【発明が解決しようとする課題】この従来の伝送路切替
回路では、伝送路故障の補償を目的としているため、セ
ル単位による切替は行わず、フレーム（ＳＤＨ）単位で
の切替を行っていた。このため、セル廃棄が起きた場合
には、データ欠落を起こすという問題があった。本発明
はかかる問題を解決するためになされたもので、セル廃
棄による欠落を防ぐセル切替回路を得ることを目的とす
る。
回路では、伝送路故障の補償を目的としているため、セ
ル単位による切替は行わず、フレーム（ＳＤＨ）単位で
の切替を行っていた。このため、セル廃棄が起きた場合
には、データ欠落を起こすという問題があった。本発明
はかかる問題を解決するためになされたもので、セル廃
棄による欠落を防ぐセル切替回路を得ることを目的とす
る。
【０００８】
【課題を解決するための手段】本発明のセル切替回路
は、セルの冗長系データを選択するセルを有するセル切
替回路において、記録するセルのシーケンシャルナンバ
ーを検出するセルヘッダ検出回路を備えるものである。
また、本発明の別の発明によるセル切替回路は、上記の
ものに加えて、セルナンバーを比較しカウント信号を出
力するセルナンバー比較回路と、このセルナンバー比較
回路の出力を入力としセルナンバーおよびアドレスをカ
ウントし出力するセルアドレスカウンタを備えるもので
ある。
は、セルの冗長系データを選択するセルを有するセル切
替回路において、記録するセルのシーケンシャルナンバ
ーを検出するセルヘッダ検出回路を備えるものである。
また、本発明の別の発明によるセル切替回路は、上記の
ものに加えて、セルナンバーを比較しカウント信号を出
力するセルナンバー比較回路と、このセルナンバー比較
回路の出力を入力としセルナンバーおよびアドレスをカ
ウントし出力するセルアドレスカウンタを備えるもので
ある。
【０００９】また、本発明のさらに別の発明によるセル
切替回路は、セルの冗長系データを選択するＳＥＬを有
するセル切替回路において、記録するセルのシーケンシ
ャルナンバーを検出するセルヘッダ検出回路と、このセ
ルヘッダ検出回路の出力を入力とし各セルナンバーに対
するセルの記録領域の割付けを行うマッピング回路と、
このマッピング回路の出力を入力としセルデータを記録
するメモリと、上記マッピング回路の出力を入力とし各
セル状態を記録するレジスタと、上記セルヘッダ検出回
路の出力を入力としセルナンバーを比較しカウント信号
を出力するセルナンバー比較回路と、このセルナンバー
比較回路の出力を入力としセルナンバーおよびアドレス
をカウントし出力するセルアドレスカウンタと、上記レ
ジスタから各セルのセル廃棄状態を受信し選択信号を出
力する切替制御回路を備え、運用系でセル廃棄が発生し
た際には、セルデータを予備系に切替えるようにしたも
のである。
切替回路は、セルの冗長系データを選択するＳＥＬを有
するセル切替回路において、記録するセルのシーケンシ
ャルナンバーを検出するセルヘッダ検出回路と、このセ
ルヘッダ検出回路の出力を入力とし各セルナンバーに対
するセルの記録領域の割付けを行うマッピング回路と、
このマッピング回路の出力を入力としセルデータを記録
するメモリと、上記マッピング回路の出力を入力とし各
セル状態を記録するレジスタと、上記セルヘッダ検出回
路の出力を入力としセルナンバーを比較しカウント信号
を出力するセルナンバー比較回路と、このセルナンバー
比較回路の出力を入力としセルナンバーおよびアドレス
をカウントし出力するセルアドレスカウンタと、上記レ
ジスタから各セルのセル廃棄状態を受信し選択信号を出
力する切替制御回路を備え、運用系でセル廃棄が発生し
た際には、セルデータを予備系に切替えるようにしたも
のである。
【００１０】
【作用】本発明においては、セルナンバーを検出する。
また、セル切替の際はセルデータを一時的にメモリに記
録する。また、運用系でセル廃棄が発生した際にセルデ
ータを予備系に切替する。
また、セル切替の際はセルデータを一時的にメモリに記
録する。また、運用系でセル廃棄が発生した際にセルデ
ータを予備系に切替する。
【００１１】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明によるセル切替回路の一実施例を示す
ブロック図である。図２は本発明の実施例が機能するネ
ットワーク網構成を示すブロック図である。この図２に
おいて、装置ａより出力された二重化信号は、一方は装
置ｂを経由して装置ｃに入力され、他方は装置ａより直
接装置ｃに入力されている。そして、装置ｂにおいて、
セル廃棄が生じた場合には、装置ｃでは、片系のみセル
廃棄状態となる。図１において、１および２は記録する
セルのシーケンシャルナンバーを検出するセルヘッダ検
出回路、３および４はこのセルヘッダ検出回路１および
２の各出力をそれぞれ入力とし各セルナンバーに対する
セルの記録領域の割付けを行うマッピング回路である。
る。図１は本発明によるセル切替回路の一実施例を示す
ブロック図である。図２は本発明の実施例が機能するネ
ットワーク網構成を示すブロック図である。この図２に
おいて、装置ａより出力された二重化信号は、一方は装
置ｂを経由して装置ｃに入力され、他方は装置ａより直
接装置ｃに入力されている。そして、装置ｂにおいて、
セル廃棄が生じた場合には、装置ｃでは、片系のみセル
廃棄状態となる。図１において、１および２は記録する
セルのシーケンシャルナンバーを検出するセルヘッダ検
出回路、３および４はこのセルヘッダ検出回路１および
２の各出力をそれぞれ入力とし各セルナンバーに対する
セルの記録領域の割付けを行うマッピング回路である。
【００１２】５および６はこのマッピング回路３および
４の各出力をそれぞれ入力としセルデータを記録するメ
モリ、７および８はマッピング回路３および４の各出力
をそれぞれ入力とし各セル状態を記録するレジスタ、９
はセルヘッダ検出回路１および２の各出力を入力としセ
ルナンバーを比較しカウント信号を出力するセルナンバ
ー比較回路、１０はこのセルナンバー比較回路９の出力
を入力としセルナンバーおよびアドレスをカウントし出
力するセルアドレスカウンタ、１１はレジスタ７および
８から各セルのセル廃棄状態を受信し選択信号を出力す
る切替制御回路である。１２はセルの冗長系データを選
択するセル（ＳＥＬ）、１３は運用系を示し、１４は予
備系を示す。そして、運用系１３でセル廃棄が発生した
際には、セルデータ予備系１４に切替えるように構成さ
れている。
４の各出力をそれぞれ入力としセルデータを記録するメ
モリ、７および８はマッピング回路３および４の各出力
をそれぞれ入力とし各セル状態を記録するレジスタ、９
はセルヘッダ検出回路１および２の各出力を入力としセ
ルナンバーを比較しカウント信号を出力するセルナンバ
ー比較回路、１０はこのセルナンバー比較回路９の出力
を入力としセルナンバーおよびアドレスをカウントし出
力するセルアドレスカウンタ、１１はレジスタ７および
８から各セルのセル廃棄状態を受信し選択信号を出力す
る切替制御回路である。１２はセルの冗長系データを選
択するセル（ＳＥＬ）、１３は運用系を示し、１４は予
備系を示す。そして、運用系１３でセル廃棄が発生した
際には、セルデータ予備系１４に切替えるように構成さ
れている。
【００１３】つぎにこの図１に示す実施例の動作を説明
する。まず、セルヘッダ検出回路１および２において、
受信データ１０１および１０２の中のセルヘッダに書込
まれているシーケンシャルナンバーＮを検出し、そのセ
ルナンバー１０３および１０４をマッピング回路３およ
び４とセルナンバー比較回路９に出力する。ここで、マ
ッピング回路３および４はセルナンバー１０３および１
０４に対応するメモリ領域にセルが固定的に記録される
ようにメモリ５および６にアドレス信号１０５および１
０６をそれぞれ出力し、また、レジスタ７および８に対
しては、各セルナンバーに対応する領域にセル有りのフ
ラグを立てる。
する。まず、セルヘッダ検出回路１および２において、
受信データ１０１および１０２の中のセルヘッダに書込
まれているシーケンシャルナンバーＮを検出し、そのセ
ルナンバー１０３および１０４をマッピング回路３およ
び４とセルナンバー比較回路９に出力する。ここで、マ
ッピング回路３および４はセルナンバー１０３および１
０４に対応するメモリ領域にセルが固定的に記録される
ようにメモリ５および６にアドレス信号１０５および１
０６をそれぞれ出力し、また、レジスタ７および８に対
しては、各セルナンバーに対応する領域にセル有りのフ
ラグを立てる。
【００１４】つぎに、セルナンバー比較回路９は冗長構
成をとっているセルヘッダ検出回路１，２からセルナン
バー１０３，１０４を受信する。このとき、セルナンバ
ーＮをどちらかの系から受信したとき、セルアドレスカ
ウンタ１０に対しカウント信号１１１を出力する。セル
アドレスカウンタ１０はセルナンバー比較回路９からの
カウント信号１１１を受信したとき、上位ビットでセル
ナンバー「Ｎ−１」，下位ビットでセルナンバー「Ｎ−
１」に対応するアドレスをカウントし、メモリ５および
６とレジスタ７および８に出力する。このセルアドレス
カウンタ１０からのセルナンバー「Ｎ−１」に対応する
アドレス（セルナンバー）１１２を受け、メモリ５およ
び６はセル１２にセルナンバー「Ｎ−１」のセルデータ
１０７および１０８を出力する。
成をとっているセルヘッダ検出回路１，２からセルナン
バー１０３，１０４を受信する。このとき、セルナンバ
ーＮをどちらかの系から受信したとき、セルアドレスカ
ウンタ１０に対しカウント信号１１１を出力する。セル
アドレスカウンタ１０はセルナンバー比較回路９からの
カウント信号１１１を受信したとき、上位ビットでセル
ナンバー「Ｎ−１」，下位ビットでセルナンバー「Ｎ−
１」に対応するアドレスをカウントし、メモリ５および
６とレジスタ７および８に出力する。このセルアドレス
カウンタ１０からのセルナンバー「Ｎ−１」に対応する
アドレス（セルナンバー）１１２を受け、メモリ５およ
び６はセル１２にセルナンバー「Ｎ−１」のセルデータ
１０７および１０８を出力する。
【００１５】また、レジスタ７および８はセルアドレス
カウンタ１０からのセルナンバーであるアドレス１１２
を受信し、そのセルナンバー「Ｎ−１」に対応するセル
状態フラグ１０９を切替制御回路１１に出力する。この
切替制御回路１１は冗長構成をとっているレジスタ７，
８からレジスタのセル状態フラグ１０９および１１０を
受信する。そして、セル廃棄状態を判断し、運用系１３
のセルが廃棄され、予備系１４のセルが存在する場合に
は、セル１２に対し選択信号１１３を出力する。セル１
２ではこの選択信号１１３を受け、セルデータ１０７，
１０８を切替える。そして、このセル１２の出力には選
択されたセルデータ１１４が得られる。
カウンタ１０からのセルナンバーであるアドレス１１２
を受信し、そのセルナンバー「Ｎ−１」に対応するセル
状態フラグ１０９を切替制御回路１１に出力する。この
切替制御回路１１は冗長構成をとっているレジスタ７，
８からレジスタのセル状態フラグ１０９および１１０を
受信する。そして、セル廃棄状態を判断し、運用系１３
のセルが廃棄され、予備系１４のセルが存在する場合に
は、セル１２に対し選択信号１１３を出力する。セル１
２ではこの選択信号１１３を受け、セルデータ１０７，
１０８を切替える。そして、このセル１２の出力には選
択されたセルデータ１１４が得られる。
【００１６】
【発明の効果】以上説明したように、本発明によるセル
切替回路は、記録するセルのシーケンシャルナンバーを
検出するためのセルヘッダ検出回路を設けることによ
り、セル廃棄の判定を行うことができ、冗長構成をとっ
ている片系でセル廃棄が発生した場合には、予備系に切
替えることによりセルデータの欠落を防ぐことができる
という効果を有する。また、セル切替の際はセルデータ
を一時的にメモリに記録するようにしたので、冗長系で
同期をとって切替を行うため冗長系の無瞬断切替ができ
る効果がある。
切替回路は、記録するセルのシーケンシャルナンバーを
検出するためのセルヘッダ検出回路を設けることによ
り、セル廃棄の判定を行うことができ、冗長構成をとっ
ている片系でセル廃棄が発生した場合には、予備系に切
替えることによりセルデータの欠落を防ぐことができる
という効果を有する。また、セル切替の際はセルデータ
を一時的にメモリに記録するようにしたので、冗長系で
同期をとって切替を行うため冗長系の無瞬断切替ができ
る効果がある。
【図１】本発明によるセル切替回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明の実施例が機能するネットワーク網構成
を示すブロック図である。
を示すブロック図である。
【図３】従来の伝送路切替回路の一例を示すブロック図
である。
である。
【符号の説明】 １，２ セルヘッダ検出回路 ３，４ マッピング回路 ５，６ メモリ ７，８ レジスタ ９ セルナンバー比較回路 １０ セルアドレスカウンタ １１ 切替制御回路 １２ セル
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 9371−5Ｋ Ｈ０４Ｌ 13/00 ３１１
Claims (3)
- 【請求項１】 セルの冗長系データを選択するセルを有
するセル切替回路において、記録するセルのシーケンシ
ャルナンバーを検出するセルヘッダ検出回路を備えるこ
とを特徴とするセル切替回路。 - 【請求項２】 請求項１記載のセル切替回路に加えて、
セルナンバーを比較しカウント信号を出力するセルナン
バー比較回路と、このセルナンバー比較回路の出力を入
力としセルナンバーおよびアドレスをカウントし出力す
るセルアドレスカウンタを備えることを特徴とするセル
切替回路。 - 【請求項３】 セルの冗長系データを選択するセルを有
するセル切替回路において、記録するセルのシーケンシ
ャルナンバーを検出するセルヘッダ検出回路と、このセ
ルヘッダ検出回路の出力を入力とし各セルナンバーに対
するセルの記録領域の割付けを行うマッピング回路と、
このマッピング回路の出力を入力としセルデータを記録
するメモリと、前記マッピング回路の出力を入力とし各
セル状態を記録するレジスタと、前記セルヘッダ検出回
路の出力を入力としセルナンバーを比較しカウント信号
を出力するセルナンバー比較回路と、このセルナンバー
比較回路の出力を入力としセルナンバーおよびアドレス
をカウントし出力するセルアドレスカウンタと、前記レ
ジスタから各セルのセル廃棄状態を受信し選択信号を出
力する切替制御回路を備え、運用系でセル廃棄が発生し
た際には、セルデータを予備系に切替えるようにしたこ
とを特徴とするセル切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34722993A JPH07202904A (ja) | 1993-12-27 | 1993-12-27 | セル切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34722993A JPH07202904A (ja) | 1993-12-27 | 1993-12-27 | セル切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202904A true JPH07202904A (ja) | 1995-08-04 |
Family
ID=18388801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34722993A Pending JPH07202904A (ja) | 1993-12-27 | 1993-12-27 | セル切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202904A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268840A (ja) * | 1991-02-22 | 1992-09-24 | Fujitsu Ltd | 多重化データ選択装置 |
| JPH06181471A (ja) * | 1992-12-14 | 1994-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 非同期転送モードの伝達方式 |
-
1993
- 1993-12-27 JP JP34722993A patent/JPH07202904A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268840A (ja) * | 1991-02-22 | 1992-09-24 | Fujitsu Ltd | 多重化データ選択装置 |
| JPH06181471A (ja) * | 1992-12-14 | 1994-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 非同期転送モードの伝達方式 |
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