JPH07201913A - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造Info
- Publication number
- JPH07201913A JPH07201913A JP35119793A JP35119793A JPH07201913A JP H07201913 A JPH07201913 A JP H07201913A JP 35119793 A JP35119793 A JP 35119793A JP 35119793 A JP35119793 A JP 35119793A JP H07201913 A JPH07201913 A JP H07201913A
- Authority
- JP
- Japan
- Prior art keywords
- device hole
- leads
- semiconductor element
- lead
- mounting structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 少量の封止部材で安定かつ確実な封止を可能
にし、製造コストの低減及び熱処理時間の短縮を図った
半導体素子の実装構造を提供する。 【構成】 方形状のディバイス孔１ａを有するキャリヤ
テープ１に、回路パターン２及びこのパターンに連続し
て先端がディバイス孔に張り出した接続リード３ａ〜３
ｎを形成すると共に、ディバイス孔に張り出した接続リ
ードにＬＳＩチップ５をボンディングして、ＬＳＩチッ
プ及び接続リードを封止部材で封止してなる半導体素子
の実装構造。ＬＳＩチップには、ディバイス孔の少なく
ともコーナ部に張り出された補助リード４ａ〜４ｇが形
成されている。補助リードがディバイス孔から張り出し
ている分だけディバイス孔と半導体素子の周縁との間の
空隙が狭められ、少量の封止部材で安定かつ確実な封止
が可能となる。
にし、製造コストの低減及び熱処理時間の短縮を図った
半導体素子の実装構造を提供する。 【構成】 方形状のディバイス孔１ａを有するキャリヤ
テープ１に、回路パターン２及びこのパターンに連続し
て先端がディバイス孔に張り出した接続リード３ａ〜３
ｎを形成すると共に、ディバイス孔に張り出した接続リ
ードにＬＳＩチップ５をボンディングして、ＬＳＩチッ
プ及び接続リードを封止部材で封止してなる半導体素子
の実装構造。ＬＳＩチップには、ディバイス孔の少なく
ともコーナ部に張り出された補助リード４ａ〜４ｇが形
成されている。補助リードがディバイス孔から張り出し
ている分だけディバイス孔と半導体素子の周縁との間の
空隙が狭められ、少量の封止部材で安定かつ確実な封止
が可能となる。
Description
【０００１】この発明は、半導体素子の実装構造に関す
る。
る。
【０００２】
【従来の技術】従来、例えばＴＡＢ（Tape Automated B
onding)方式によるＬＳＩチップ等の半導体素子の実装
は、方形状のディバイス孔を有するキャリヤテープ（絶
縁基板）に、回路パターン及び回路パターンに連続して
先端がディバイス孔に張り出した接続リードをそれぞれ
金属箔で形成し、ディバイス孔に張り出した接続リード
とＬＳＩチップの電極とをボンディングし、このボンデ
ィング後に、ＬＳＩチップの電極及びこの電極と前記接
続リードとの接合部を保護するために、前記ディバイス
孔全体を覆うように液状の樹脂からなる封止材をＬＳＩ
チップの周囲に充填してＬＳＩチップを封止することに
よりなされる。
onding)方式によるＬＳＩチップ等の半導体素子の実装
は、方形状のディバイス孔を有するキャリヤテープ（絶
縁基板）に、回路パターン及び回路パターンに連続して
先端がディバイス孔に張り出した接続リードをそれぞれ
金属箔で形成し、ディバイス孔に張り出した接続リード
とＬＳＩチップの電極とをボンディングし、このボンデ
ィング後に、ＬＳＩチップの電極及びこの電極と前記接
続リードとの接合部を保護するために、前記ディバイス
孔全体を覆うように液状の樹脂からなる封止材をＬＳＩ
チップの周囲に充填してＬＳＩチップを封止することに
よりなされる。
【０００３】
【発明が解決しようとする課題】上記従来技術では、前
記ボンディングの前に、前記接続リードがＬＳＩチップ
の周縁と電気的に接触しないように接続リードを整形す
るために、接続リードをある程度以上の長さにしておく
必要がある。このため、上記従来技術では、ディバイス
孔とＬＳＩチップの周縁との間に大きな空隙ができてし
まい、ディバイス孔全体を覆うように封止材をＬＳＩチ
ップの周囲に充填してＬＳＩチップを封止する際に、前
記空隙が大きいために安定したかつ確実な封止を得るた
めには多量の封止材が必要となり、その結果、製造コス
トが増大してしまうと共に、充填した多量の封止材を硬
化させるのに長時間を要してしまうという問題点があっ
た。この発明は、上記従来技術の問題点に着目してなさ
れたもので、その課題は少量の封止部材で安定かつ確実
な封止を可能にし、製造コストの低減及び封止材の硬化
時間の短縮を図った半導体素子の実装構造を提供するこ
とである。
記ボンディングの前に、前記接続リードがＬＳＩチップ
の周縁と電気的に接触しないように接続リードを整形す
るために、接続リードをある程度以上の長さにしておく
必要がある。このため、上記従来技術では、ディバイス
孔とＬＳＩチップの周縁との間に大きな空隙ができてし
まい、ディバイス孔全体を覆うように封止材をＬＳＩチ
ップの周囲に充填してＬＳＩチップを封止する際に、前
記空隙が大きいために安定したかつ確実な封止を得るた
めには多量の封止材が必要となり、その結果、製造コス
トが増大してしまうと共に、充填した多量の封止材を硬
化させるのに長時間を要してしまうという問題点があっ
た。この発明は、上記従来技術の問題点に着目してなさ
れたもので、その課題は少量の封止部材で安定かつ確実
な封止を可能にし、製造コストの低減及び封止材の硬化
時間の短縮を図った半導体素子の実装構造を提供するこ
とである。
【０００４】
【課題を解決するための手段】上記課題を達成するた
め、この発明は、方形状のディバイス孔を有する絶縁基
板に、回路パターン及びこの回路パターンに連続して先
端が前記ディバイス孔に張り出した接続リードを形成す
ると共に、前記ディバイス孔に張り出した接続リードに
半導体素子をボンディングして、前記半導体素子及び接
続リードを封止部材で封止してなる半導体素子の実装構
造において、前記絶縁基板には、前記方形状のディバイ
ス孔の少なくともコーナ部に張り出された補助リードが
形成されている。
め、この発明は、方形状のディバイス孔を有する絶縁基
板に、回路パターン及びこの回路パターンに連続して先
端が前記ディバイス孔に張り出した接続リードを形成す
ると共に、前記ディバイス孔に張り出した接続リードに
半導体素子をボンディングして、前記半導体素子及び接
続リードを封止部材で封止してなる半導体素子の実装構
造において、前記絶縁基板には、前記方形状のディバイ
ス孔の少なくともコーナ部に張り出された補助リードが
形成されている。
【０００５】
【作用】この発明では、絶縁基板には、方形状のディバ
イス孔の少なくともコーナ部に張り出された補助リード
が形成されているので、補助リードがディバイス孔から
張り出している分だけディバイス孔と半導体素子の周縁
との間の空隙が狭められ、少量の封止部材で安定かつ確
実な封止が可能となる。
イス孔の少なくともコーナ部に張り出された補助リード
が形成されているので、補助リードがディバイス孔から
張り出している分だけディバイス孔と半導体素子の周縁
との間の空隙が狭められ、少量の封止部材で安定かつ確
実な封止が可能となる。
【０００６】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１はこの発明の一実施例に係る半導体素子の
実装構造を表側（回路パターン側）から見た平面図であ
り、図２は同実装構造を裏側（反回路パターン側）から
見た平面図である。
明する。図１はこの発明の一実施例に係る半導体素子の
実装構造を表側（回路パターン側）から見た平面図であ
り、図２は同実装構造を裏側（反回路パターン側）から
見た平面図である。
【０００７】図１及び図２に示すように、方形状のディ
バイス孔１ａを有するキャリヤテープ（絶縁基板）１に
は、回路パターン２と、この回路パターン２に連続して
先端がディバイス孔１ａに張り出した多数の接続リード
３ａ〜３ｎとがそれぞれ銅箔で形成されている。ディバ
イス孔１ａの左辺には４つの接続リード３ａ〜３ｄが、
その下辺には２つの接続リード３ｅ，３ｆが、その右辺
には４つの接続リード３ｇ〜３ｊが、かつその上辺には
４つの接続リード３ｋ〜３ｎがそれぞれ設けられてい
る。また、キャリヤテープ１には、４つの補助リード４
ａ〜４ｄと、３つの補助リード４ｅ〜４ｇとがそれぞれ
前記各接続リード３ａ〜３ｎと同じ銅箔で形成されてい
る。
バイス孔１ａを有するキャリヤテープ（絶縁基板）１に
は、回路パターン２と、この回路パターン２に連続して
先端がディバイス孔１ａに張り出した多数の接続リード
３ａ〜３ｎとがそれぞれ銅箔で形成されている。ディバ
イス孔１ａの左辺には４つの接続リード３ａ〜３ｄが、
その下辺には２つの接続リード３ｅ，３ｆが、その右辺
には４つの接続リード３ｇ〜３ｊが、かつその上辺には
４つの接続リード３ｋ〜３ｎがそれぞれ設けられてい
る。また、キャリヤテープ１には、４つの補助リード４
ａ〜４ｄと、３つの補助リード４ｅ〜４ｇとがそれぞれ
前記各接続リード３ａ〜３ｎと同じ銅箔で形成されてい
る。
【０００８】前記各補助リード４ａ，４ｂ，４ｃ及び４
ｄは、ディバイス孔１ａの、接続リード３ａと接続リー
ド３ｎとの間のコーナ部全体、接続リード３ｄと接続リ
ード３ｅとの間のコーナ部全体、接続リード３ｆと接続
リード３ｇとの間のコーナ部全体、及び接続リード３ｊ
と接続リード３ｋとの間のコーナ部全体にそれぞれ張り
出している。各補助リード４ａ，４ｂ，４ｃ及び４ｄ
は、その両側にある接続リードの一方の接続リード３
ａ，３ｅ，３ｇ及び３ｊの、ディバイス孔１ａ近くのキ
ャリヤテープ１上の部分から延出形成されており、その
各端部は他方の接続リード３ｎ，３ｄ，３ｆ及び３ｋの
近くまで延びている。また、各補助リード４ａ，４ｂ，
４ｃ及び４ｄは、ディバイス孔１ａとＬＳＩチップ５の
周縁との間の空隙の中間付近まで張り出している。
ｄは、ディバイス孔１ａの、接続リード３ａと接続リー
ド３ｎとの間のコーナ部全体、接続リード３ｄと接続リ
ード３ｅとの間のコーナ部全体、接続リード３ｆと接続
リード３ｇとの間のコーナ部全体、及び接続リード３ｊ
と接続リード３ｋとの間のコーナ部全体にそれぞれ張り
出している。各補助リード４ａ，４ｂ，４ｃ及び４ｄ
は、その両側にある接続リードの一方の接続リード３
ａ，３ｅ，３ｇ及び３ｊの、ディバイス孔１ａ近くのキ
ャリヤテープ１上の部分から延出形成されており、その
各端部は他方の接続リード３ｎ，３ｄ，３ｆ及び３ｋの
近くまで延びている。また、各補助リード４ａ，４ｂ，
４ｃ及び４ｄは、ディバイス孔１ａとＬＳＩチップ５の
周縁との間の空隙の中間付近まで張り出している。
【０００９】前記各補助リード４ｅ，４ｆ及び４ｇは、
ディバイス孔１ａの、接続リード３ｃと接続リード３ｄ
との間の直線部全体、接続リード３ｅと接続リード３ｆ
との間の直線部全体、及び接続リード３ｈと接続リード
３ｉとの間の直線部全体に張り出している。各補助リー
ド４ｅ，４ｆ及び４ｇは、その両側にある接続リードの
一方の接続リード３ｄ，３ｅ及び３ｉの、ディバイス孔
１ａ近くのキャリヤテープ１上の部分から延出形成され
ており、その各端部は他方の接続リード３ｃ，３ｆ及び
３ｈの近くまで延びている。また、各補助リード４ｅ，
４ｆ及び４ｇは、ディバイス孔１ａとＬＳＩチップ５の
周縁との間の空隙の中間付近まで張り出している。
ディバイス孔１ａの、接続リード３ｃと接続リード３ｄ
との間の直線部全体、接続リード３ｅと接続リード３ｆ
との間の直線部全体、及び接続リード３ｈと接続リード
３ｉとの間の直線部全体に張り出している。各補助リー
ド４ｅ，４ｆ及び４ｇは、その両側にある接続リードの
一方の接続リード３ｄ，３ｅ及び３ｉの、ディバイス孔
１ａ近くのキャリヤテープ１上の部分から延出形成され
ており、その各端部は他方の接続リード３ｃ，３ｆ及び
３ｈの近くまで延びている。また、各補助リード４ｅ，
４ｆ及び４ｇは、ディバイス孔１ａとＬＳＩチップ５の
周縁との間の空隙の中間付近まで張り出している。
【００１０】上記構成を有するキャリヤテープ１にＬＳ
Ｉチップ５を実装するには、まず、キャリヤテープ１の
ディバイス孔１ａに張り出した接続リード３ａ〜３ｎと
ＬＳＩチップ５の電極とをボンディングする（図１及び
図２を参照）。
Ｉチップ５を実装するには、まず、キャリヤテープ１の
ディバイス孔１ａに張り出した接続リード３ａ〜３ｎと
ＬＳＩチップ５の電極とをボンディングする（図１及び
図２を参照）。
【００１１】このボンディング後に、ＬＳＩチップ５の
電極及びこの電極と各接続リード３ａ〜３ｎとの接合部
を保護するために、キャリヤテープ１の裏面側（図２で
示す面側）に液状の樹脂からなる封止材６を受ける金型
を配置した状態で、ディバイス孔１ａ全体を覆うように
封止材６（図３を参照）をＬＳＩチップ５の周囲に充填
し、この充填した封止材を硬化させてＬＳＩチップ５を
封止する。
電極及びこの電極と各接続リード３ａ〜３ｎとの接合部
を保護するために、キャリヤテープ１の裏面側（図２で
示す面側）に液状の樹脂からなる封止材６を受ける金型
を配置した状態で、ディバイス孔１ａ全体を覆うように
封止材６（図３を参照）をＬＳＩチップ５の周囲に充填
し、この充填した封止材を硬化させてＬＳＩチップ５を
封止する。
【００１２】このようにキャリヤテープ１のディバイス
孔１ａ全体を覆うように封止材６をＬＳＩチップ５の周
囲に充填してＬＳＩチップ５を封止する際に、キャリヤ
テープ１には、ディバイス孔１ａのコーナ部全体に張り
出された補助リード４ａ〜４ｄと、ディバイス孔１ａの
直線部全体に張り出された補助リード４ｅ〜４ｇとが形
成されているので、ディバイス孔１ａのうち各補助リー
ド４ａ〜４ｇのある領域では、各補助リード４ａ〜４ｇ
がディバイス孔１ａから張り出している分だけディバイ
ス孔１ａとＬＳＩチップ５の周縁との間の空隙が狭めら
れ、少量の樹脂で安定したかつ確実な封止をすることが
できる。これによって、製造コストの低減及び封止材６
の硬化時間の短縮を図ることができる。
孔１ａ全体を覆うように封止材６をＬＳＩチップ５の周
囲に充填してＬＳＩチップ５を封止する際に、キャリヤ
テープ１には、ディバイス孔１ａのコーナ部全体に張り
出された補助リード４ａ〜４ｄと、ディバイス孔１ａの
直線部全体に張り出された補助リード４ｅ〜４ｇとが形
成されているので、ディバイス孔１ａのうち各補助リー
ド４ａ〜４ｇのある領域では、各補助リード４ａ〜４ｇ
がディバイス孔１ａから張り出している分だけディバイ
ス孔１ａとＬＳＩチップ５の周縁との間の空隙が狭めら
れ、少量の樹脂で安定したかつ確実な封止をすることが
できる。これによって、製造コストの低減及び封止材６
の硬化時間の短縮を図ることができる。
【００１３】また、上記実施例によれば、前記ディバイ
ス孔１ａのコーナ部以外の前記直線部にも補助リード４
ｅ〜４ｇを設けてあるので、ディバイス孔１ａの、接続
リード３ａ〜３ｎのある個所を除いた周縁全体に亘って
ＬＳＩチップ５との間の空隙を狭くすることができる。
これによって、非常に少ない量の樹脂で安定したかつ確
実な封止をすることができる。
ス孔１ａのコーナ部以外の前記直線部にも補助リード４
ｅ〜４ｇを設けてあるので、ディバイス孔１ａの、接続
リード３ａ〜３ｎのある個所を除いた周縁全体に亘って
ＬＳＩチップ５との間の空隙を狭くすることができる。
これによって、非常に少ない量の樹脂で安定したかつ確
実な封止をすることができる。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、絶縁基板には、方形状のディバイス孔の少なくとも
コーナ部に張り出された補助リードが形成されているの
で、補助リードがディバイス孔から張り出している分だ
けディバイス孔と半導体素子の周縁との間の空隙が狭め
られ、少量の封止部材で安定かつ確実な封止をすること
ができ、これによって製造コストの低減及び熱処理時間
の短縮を図ることができる。
ば、絶縁基板には、方形状のディバイス孔の少なくとも
コーナ部に張り出された補助リードが形成されているの
で、補助リードがディバイス孔から張り出している分だ
けディバイス孔と半導体素子の周縁との間の空隙が狭め
られ、少量の封止部材で安定かつ確実な封止をすること
ができ、これによって製造コストの低減及び熱処理時間
の短縮を図ることができる。
【図１】この発明の一実施例に係る半導体素子の実装構
造を示す平面図である。
造を示す平面図である。
【図２】図１の実装構造を裏側から見た平面図である。
【図３】図１の実装構造のもので、樹脂により封止され
た状態を示す断面図である。
た状態を示す断面図である。
１ キャリヤテープ（絶縁基板） １ａ ディバイス孔 ２ 回路パターン ３ａ〜３ｎ 接続リード ４ａ〜４ｇ 補助リード ５ ＬＳＩチップ（半導体素子） ６ 封止材（封止部材）
Claims (2)
- 【請求項１】 方形状のディバイス孔を有する絶縁基板
に、回路パターン及びこの回路パターンに連続して先端
が前記ディバイス孔に張り出した接続リードを形成する
と共に、前記ディバイス孔に張り出した接続リードに半
導体素子をボンディングして、前記半導体素子及び接続
リードを封止部材で封止してなる半導体素子の実装構造
において、 前記絶縁基板には、前記方形状のディバイス孔の少なく
ともコーナ部に張り出された補助リードが形成されてい
ることを特徴とする半導体素子の実装構造。 - 【請求項２】 前記補助リードは前記接続リードの前記
ディバイス孔近くの絶縁基板上の部分から延出形成され
ていることを特徴とする請求項１記載の半導体素子の実
装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35119793A JPH07201913A (ja) | 1993-12-29 | 1993-12-29 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35119793A JPH07201913A (ja) | 1993-12-29 | 1993-12-29 | 半導体素子の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201913A true JPH07201913A (ja) | 1995-08-04 |
Family
ID=18415712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35119793A Pending JPH07201913A (ja) | 1993-12-29 | 1993-12-29 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201913A (ja) |
-
1993
- 1993-12-29 JP JP35119793A patent/JPH07201913A/ja active Pending
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