JPH0719780B2 - 導電性スタツド及び導線を形成する方法 - Google Patents
導電性スタツド及び導線を形成する方法Info
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- JPH0719780B2 JPH0719780B2 JP1300972A JP30097289A JPH0719780B2 JP H0719780 B2 JPH0719780 B2 JP H0719780B2 JP 1300972 A JP1300972 A JP 1300972A JP 30097289 A JP30097289 A JP 30097289A JP H0719780 B2 JPH0719780 B2 JP H0719780B2
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- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は半導体デバイスの製造方法に関し、より詳しく
は、導線上に導電性スタッドを形成する方法に関する。
は、導線上に導電性スタッドを形成する方法に関する。
B.従来の技術 半導体チップは、一般に導線のパターンで相互接続され
た接点を有する、トランジスタ等の超小型電子デバイス
の配列を含んでいる。たとえば現在使用されている超大
規模集積回路（VLSI）技術に見られるように、これらの
半導体チップ上のデバイスの集積密度が高くなるにつれ
て、相互接続パターンもそれに応じて複雑になる。この
複雑化の結果、高密度にパッケージされた多数のデバイ
スを配線するために、多段の相互接続パターン／ワイヤ
が必要になる。
た接点を有する、トランジスタ等の超小型電子デバイス
の配列を含んでいる。たとえば現在使用されている超大
規模集積回路（VLSI）技術に見られるように、これらの
半導体チップ上のデバイスの集積密度が高くなるにつれ
て、相互接続パターンもそれに応じて複雑になる。この
複雑化の結果、高密度にパッケージされた多数のデバイ
スを配線するために、多段の相互接続パターン／ワイヤ
が必要になる。
このような多段相互接続配線のうち、２段ないし６段の
ものは最近技術のVLSI回路では珍しくなく、一般に絶縁
材料の中間層で分離された導線の層を含んでいる。これ
らの個々の導線の段が、絶縁層中のバイアを通って延び
る導電性スタッドによって電気的に相互接続されてい
る。
ものは最近技術のVLSI回路では珍しくなく、一般に絶縁
材料の中間層で分離された導線の層を含んでいる。これ
らの個々の導線の段が、絶縁層中のバイアを通って延び
る導電性スタッドによって電気的に相互接続されてい
る。
半導体チップ上のデバイスの集積度に対応して、相互接
続段の複雑さが増すにつれて、必然的により厳しい許容
誤差で導線及び導電性スタッドを形成する上で、問題が
生ずる。たとえば、代表的な従来技術による方法では、
導線及び導電性スタッドの形成に複数のマスクとリフト
オフ・ステップの使用が必要となる。位置合せの問題
と、複数のマスキング・ステップの使用に伴なう誤差の
ほかに、これらの工程は複雑で、長時間を要し、いくつ
かの高価な専用製造手段を必要とすることが多い。
続段の複雑さが増すにつれて、必然的により厳しい許容
誤差で導線及び導電性スタッドを形成する上で、問題が
生ずる。たとえば、代表的な従来技術による方法では、
導線及び導電性スタッドの形成に複数のマスクとリフト
オフ・ステップの使用が必要となる。位置合せの問題
と、複数のマスキング・ステップの使用に伴なう誤差の
ほかに、これらの工程は複雑で、長時間を要し、いくつ
かの高価な専用製造手段を必要とすることが多い。
米国特許第4721689号明細書には、半導体チップの絶縁
層上の相互接続段と、絶縁層を通るバイア・スタッドを
同時に形成する方法が開示されている。この方法は、絶
縁層中に複数のバイア・ホールを形成するステップ、絶
縁層の表面上とバイア・ホール中に導電性材料を高易動
度スパッタリングするステップ、導電性材料層をマスク
するステップ、マスクを通してイオン・ビーム・ミリン
グし、パターン付けされた相互接続層を形成するステッ
プを含む。
層上の相互接続段と、絶縁層を通るバイア・スタッドを
同時に形成する方法が開示されている。この方法は、絶
縁層中に複数のバイア・ホールを形成するステップ、絶
縁層の表面上とバイア・ホール中に導電性材料を高易動
度スパッタリングするステップ、導電性材料層をマスク
するステップ、マスクを通してイオン・ビーム・ミリン
グし、パターン付けされた相互接続層を形成するステッ
プを含む。
前記の特許には、２つの別々のマスキング・ステップ、
すなわちバイア・ホールを画定するための第１のマスキ
ング・ステップと、パターン付けされた相互接続層を画
定するための第２のマスキング・ステップが必要である
という欠点がある。得られた製品には、２つのマスキン
グ・ステップの使用に伴う位置合せ誤差が生じる。この
特許では、さらに極めて異種の２つの材料、すなわちバ
イア・ホールを画定するための絶縁体と、金属とをエッ
チングする必要がある。またそのために、２つの別々の
加工手段を使用する必要がある。
すなわちバイア・ホールを画定するための第１のマスキ
ング・ステップと、パターン付けされた相互接続層を画
定するための第２のマスキング・ステップが必要である
という欠点がある。得られた製品には、２つのマスキン
グ・ステップの使用に伴う位置合せ誤差が生じる。この
特許では、さらに極めて異種の２つの材料、すなわちバ
イア・ホールを画定するための絶縁体と、金属とをエッ
チングする必要がある。またそのために、２つの別々の
加工手段を使用する必要がある。
米国特許第4541893号には、集積回路中の導電層間に、
ペデスタル相互接続を形成する方法が開示されている。
この方法は、（ａ）半導体基板の上に第１導電層を形成
するステップ、（ｂ）第１導電層に、第１導電層とはエ
ッチ特性の異なるエッチ・ストップ層を設けるステッ
プ、（ｃ）ベデスタル相互接続を形成すべき広がった領
域を含む相互接続パターンで第１導電層及びエッチ・ス
トップ層をパターン付けするステップ、（ｄ）エッチ・
ストップ層が、広がった領域の中央部だけにエッチ・ス
トップ・キャップとして残るまで、エッチ・ストップ層
を選択的にエッチングするステップ、及び（ｅ）第１導
電層を選択した深さまで選択的にエッチングして、エッ
チ・ストップ・キャップの下にペデスタルを形成するス
テップを含んでいる。
ペデスタル相互接続を形成する方法が開示されている。
この方法は、（ａ）半導体基板の上に第１導電層を形成
するステップ、（ｂ）第１導電層に、第１導電層とはエ
ッチ特性の異なるエッチ・ストップ層を設けるステッ
プ、（ｃ）ベデスタル相互接続を形成すべき広がった領
域を含む相互接続パターンで第１導電層及びエッチ・ス
トップ層をパターン付けするステップ、（ｄ）エッチ・
ストップ層が、広がった領域の中央部だけにエッチ・ス
トップ・キャップとして残るまで、エッチ・ストップ層
を選択的にエッチングするステップ、及び（ｅ）第１導
電層を選択した深さまで選択的にエッチングして、エッ
チ・ストップ・キャップの下にペデスタルを形成するス
テップを含んでいる。
前記の特許は、ペデスタルを形成しようとする部分の工
程上の許容誤差や位置外れに対処するために広がった領
域（ステップＣ）を必要とするという欠点がある。これ
らの広がった領域により、ワイア間の最小間隔が限定さ
れて、半導体チップのスペースが無駄になる。さらに、
広がった領域の形成で位置外れが大き過ぎると、スタッ
ドが十分大きく形成されなかったり、全く形成されなか
ったりすることがある。
程上の許容誤差や位置外れに対処するために広がった領
域（ステップＣ）を必要とするという欠点がある。これ
らの広がった領域により、ワイア間の最小間隔が限定さ
れて、半導体チップのスペースが無駄になる。さらに、
広がった領域の形成で位置外れが大き過ぎると、スタッ
ドが十分大きく形成されなかったり、全く形成されなか
ったりすることがある。
下記の参照文献は、それぞれ自己整合リソグラフィ法で
二重トーンのフォトレジストを使用することを開示して
いる。これらの参照文献はいずれもそのようなフォトレ
ジストまたは方法を使って導線上に自己整合された導電
性のスタッドを形成することを、開示も示唆もしていな
い。
二重トーンのフォトレジストを使用することを開示して
いる。これらの参照文献はいずれもそのようなフォトレ
ジストまたは方法を使って導線上に自己整合された導電
性のスタッドを形成することを、開示も示唆もしていな
い。
米国特許第4767723号明細書は、二重トーン・フォトレ
ジストを使って薄膜トランジスタを製造する方法を示し
ている。
ジストを使って薄膜トランジスタを製造する方法を示し
ている。
欧州特許出願広告第0220578号明細書は、二重トーン・
フォトレジストのいくつかの実施例を開示している。前
記の明細書にはさらに、このような二重トーン・フォト
レジストを使って、下にある基板上に自己整合した構造
を形成することを開示している。
フォトレジストのいくつかの実施例を開示している。前
記の明細書にはさらに、このような二重トーン・フォト
レジストを使って、下にある基板上に自己整合した構造
を形成することを開示している。
ヒンズバーグ（Hinsberg）他の論文「波長選択性トーン
をもつフォトレジストを使用したミスアライメントのな
いリソグラフィ法（Zero-Misalignment Lithographic P
rocess Using A Photoresist with Wavelength-Selecte
dTone）」、SPIE Vol.920、レジスト技術と加工の進歩
（Advances in Resist Technology and Processing）
Ｖ、1988年には、二重トーンのフォトレジスト、このよ
うなフォトレジストに使用するマスク、及びこれらのフ
ォトレジストとマスクを使用した自己整合リソグラフィ
法が示されている。
をもつフォトレジストを使用したミスアライメントのな
いリソグラフィ法（Zero-Misalignment Lithographic P
rocess Using A Photoresist with Wavelength-Selecte
dTone）」、SPIE Vol.920、レジスト技術と加工の進歩
（Advances in Resist Technology and Processing）
Ｖ、1988年には、二重トーンのフォトレジスト、このよ
うなフォトレジストに使用するマスク、及びこれらのフ
ォトレジストとマスクを使用した自己整合リソグラフィ
法が示されている。
C.発明が解決しようとする課題 本発明の主目的は、導線上に導電性スタッドを形成す
る、新しい改良された方法を提供することにある。
る、新しい改良された方法を提供することにある。
本発明の他の目的は、導電性スタッドと導線の両構造を
画定するのに単一のマスクを使用して、導電性スタッド
を導線と自己整合させる方法を提供することにある。
画定するのに単一のマスクを使用して、導電性スタッド
を導線と自己整合させる方法を提供することにある。
本発明の他の目的は、容易に利用できる半導体加工技術
を用いて経済的に実施できる前記の方法を提供すること
にある。
を用いて経済的に実施できる前記の方法を提供すること
にある。
D.課題を解決するための手段 本発明の方法によれば、二重像フオトレジスト層及び特
別のマスクを使用することにより、一回のマスク露光工
程だけで、異なるレベル間の配線相互間を接続するため
の導電性スタツドを少なくとも一方の配線に自己整合さ
せて形成することができる。
別のマスクを使用することにより、一回のマスク露光工
程だけで、異なるレベル間の配線相互間を接続するため
の導電性スタツドを少なくとも一方の配線に自己整合さ
せて形成することができる。
本発明の構成は次の通りである。
1.下部導電層及び上部導電層を含む導電性積層体を半導
体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、配線の側部を規定するた
めの第１区画、第２波長放射線を透過し、配線パターン
上の導電性スタツドを規定するための第２区画及びこれ
らの両区画に隣接し、上記両放射線を遮断するための第
３区画より成るマスクを準備し、上記二重像フオトレジ
スト層の表面を、このマスクを通して、上記両放射線に
露光するステツプ、 上記二重像フオトレジスト層可溶性の露光部分を現像し
て上記第１区画に対応する上記上部導電層の第１区画部
分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第１区画部分を上記下部導電層の表面に達す
る迄除去して配線側部を規定するステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長照射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部導電層の第３区画部分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第３区画部分を除去して導電性スタツドを規
定するステツプ、 とより成る配線上に自己整合した導電性スタツドを形成
する方法。
体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、配線の側部を規定するた
めの第１区画、第２波長放射線を透過し、配線パターン
上の導電性スタツドを規定するための第２区画及びこれ
らの両区画に隣接し、上記両放射線を遮断するための第
３区画より成るマスクを準備し、上記二重像フオトレジ
スト層の表面を、このマスクを通して、上記両放射線に
露光するステツプ、 上記二重像フオトレジスト層可溶性の露光部分を現像し
て上記第１区画に対応する上記上部導電層の第１区画部
分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第１区画部分を上記下部導電層の表面に達す
る迄除去して配線側部を規定するステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長照射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部導電層の第３区画部分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第３区画部分を除去して導電性スタツドを規
定するステツプ、 とより成る配線上に自己整合した導電性スタツドを形成
する方法。
2.下部絶縁層及び上部絶縁層を含む絶縁性積層体を半導
体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、半導体デバイス表面に向
って突出する導電性スタツドを規定するための第１区
画、第２波長放射線を透過し、導電性スタツドに整合し
た配線の側部を規定するための第２区画及びこれらの両
区画に隣接し、上記両放射線を遮断するための第３区画
より成るマスクを準備し、上記二重像フオトレジスト層
の表面を、このマスクを通して、上記両放射線に露光す
るステツプ、 上記二重像フオトレジスト層の可溶性の露光部分を現像
して上記第１区画に対応する上記上部絶縁層の第１区画
部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第１区画部分を上記下部絶縁層の表面に達す
る迄除去して導電性スタツドを規定する開口を形成する
ステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長放射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部絶縁層の第３区画部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第３区画部分を除去して配線を規定する開口
を形成するステツプ、 上記両開口を導電材の付着雰囲気に曝らして導電材で充
填するステツプ、 とより成る導電性スタツド上に自己整合した配線を形成
する方法。
体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、半導体デバイス表面に向
って突出する導電性スタツドを規定するための第１区
画、第２波長放射線を透過し、導電性スタツドに整合し
た配線の側部を規定するための第２区画及びこれらの両
区画に隣接し、上記両放射線を遮断するための第３区画
より成るマスクを準備し、上記二重像フオトレジスト層
の表面を、このマスクを通して、上記両放射線に露光す
るステツプ、 上記二重像フオトレジスト層の可溶性の露光部分を現像
して上記第１区画に対応する上記上部絶縁層の第１区画
部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第１区画部分を上記下部絶縁層の表面に達す
る迄除去して導電性スタツドを規定する開口を形成する
ステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長放射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部絶縁層の第３区画部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第３区画部分を除去して配線を規定する開口
を形成するステツプ、 上記両開口を導電材の付着雰囲気に曝らして導電材で充
填するステツプ、 とより成る導電性スタツド上に自己整合した配線を形成
する方法。
次に本発明の良好な実施例について図面を参照して説明
する。
する。
E.実施例 第1A図ないし第1H図に示す本発明の実施例を参照する
と、第1A図は、主表面12を有する半導体デバイス10を示
す。デバイス10は通常通り、導体領域と半導体領域（図
示せず）、たとえばトランジスタ領域を含み、その表面
12に電気接点を設ける必要がある。本発明を図示する
際、図では表面12を平坦なものとして示してあるが、本
発明は平坦でない表面上に導線や導電性スタッドを形成
するのにも同様に適用できる。本発明を実施するための
前準備として、任意選択で、たとえばアルゴン・イオン
を衝突させるなどの方法により、表面12から自然発生の
酸化物等の不純物を除去してもよい。
と、第1A図は、主表面12を有する半導体デバイス10を示
す。デバイス10は通常通り、導体領域と半導体領域（図
示せず）、たとえばトランジスタ領域を含み、その表面
12に電気接点を設ける必要がある。本発明を図示する
際、図では表面12を平坦なものとして示してあるが、本
発明は平坦でない表面上に導線や導電性スタッドを形成
するのにも同様に適用できる。本発明を実施するための
前準備として、任意選択で、たとえばアルゴン・イオン
を衝突させるなどの方法により、表面12から自然発生の
酸化物等の不純物を除去してもよい。
本発明の第１の実施例によれば、表面12上に導電性材料
のスタック14を形成させる。スタック14は、厚さ約１ミ
クロンに形成したアルミニウム・銅合金の下部層16、厚
さ数千オングストロームに形成した導電性エッチ・スト
ップ材料の中間層すなわちサンドイッチ層18、及び厚さ
約１μに形成したアルミニウム・銅合金の上部層20を含
む。
のスタック14を形成させる。スタック14は、厚さ約１ミ
クロンに形成したアルミニウム・銅合金の下部層16、厚
さ数千オングストロームに形成した導電性エッチ・スト
ップ材料の中間層すなわちサンドイッチ層18、及び厚さ
約１μに形成したアルミニウム・銅合金の上部層20を含
む。
層16、20は任意の適当な導電性材料を含むことができる
が、エッチ・ストップ層18は導電性であり、下記に詳細
に述べるようにして、上部層20に塗布されるエッチ液に
耐える（すなわち層20とは異なるエッチ特性を示す）よ
うに選択する。本発明のこの実施例では、層18はタング
ステンである。層16、18、20は、たとえば、通常の真空
チェンバ内での蒸着またはスパッタリングにより形成す
る。
が、エッチ・ストップ層18は導電性であり、下記に詳細
に述べるようにして、上部層20に塗布されるエッチ液に
耐える（すなわち層20とは異なるエッチ特性を示す）よ
うに選択する。本発明のこの実施例では、層18はタング
ステンである。層16、18、20は、たとえば、通常の真空
チェンバ内での蒸着またはスパッタリングにより形成す
る。
次に第1B図を参照すると、スタック14の形成に続いて、
二重トーン・フォトレジストの層22を層20の上に付着さ
せる。フォトレジスト22は、周波数の異なる紫外線に当
てると、異なる現像特性を有する領域が生じる、二重ト
ーン・フォトレジストであることが好ましい。フォトレ
ジスト22に適した材料は、前記の米国特許第4767723号
明細書、欧州特許出願公告第0220578号明細書、及びヒ
ンズバーグ他の論文「波長選択性トーンをもつフォトレ
ジストを使用したミスアライメントのないリソグラフィ
法」に記載されている。フォトレジスト22は、波長が35
0ないし425ナノメートルの近紫外領域、及び300ないし3
25ナノメートルの中紫外（または近紫外・中紫外）領域
の紫外線に当てたとき、異なる現像特性を示す。簡単に
述べると、このレジストはジアゾケトン／ノボラック・
ポジティブ・レジストと、アジドを主体とするネガティ
ブ・レジストを組合わせて単一の組成物としたものであ
る。
二重トーン・フォトレジストの層22を層20の上に付着さ
せる。フォトレジスト22は、周波数の異なる紫外線に当
てると、異なる現像特性を有する領域が生じる、二重ト
ーン・フォトレジストであることが好ましい。フォトレ
ジスト22に適した材料は、前記の米国特許第4767723号
明細書、欧州特許出願公告第0220578号明細書、及びヒ
ンズバーグ他の論文「波長選択性トーンをもつフォトレ
ジストを使用したミスアライメントのないリソグラフィ
法」に記載されている。フォトレジスト22は、波長が35
0ないし425ナノメートルの近紫外領域、及び300ないし3
25ナノメートルの中紫外（または近紫外・中紫外）領域
の紫外線に当てたとき、異なる現像特性を示す。簡単に
述べると、このレジストはジアゾケトン／ノボラック・
ポジティブ・レジストと、アジドを主体とするネガティ
ブ・レジストを組合わせて単一の組成物としたものであ
る。
フォトレジスト層22は、スピン・コーティングやベーキ
ング等の通常の方法で、厚さ約２ミクロン程度に形成す
る。下記の残りの工程を考慮すると、フォトレジスト層
22の適切な厚さは、下層のスタック14のエッチ速度に対
するフォトレジストの相対エッチ速度によって決まる。
ング等の通常の方法で、厚さ約２ミクロン程度に形成す
る。下記の残りの工程を考慮すると、フォトレジスト層
22の適切な厚さは、下層のスタック14のエッチ速度に対
するフォトレジストの相対エッチ速度によって決まる。
次に第1C図を参照すると、フォトレジスト層22の形成に
続いて、フォトレジストと広帯域紫外線26の発生源（図
示せず）との中間にマスク24を置く。本発明のこの実施
例によれば、フォトレジスト22を前記の種類の二重トー
ン・フォトレジストとして選択する場合、異なるフィル
タ特性、すなわち透過特性を有する３つの異なる領域を
画定するように、マスク24を形成する。第１の領域24A
は、それを通してフォトレジスト22の一部分22Aが照射
される領域で、約350ないし425ナノメートルの範囲の近
紫外線のみを通過させるように選定する。第２の領域24
Bは、フォトレジスト22の一部分22Bの上にある領域で、
紫外線に対して非透過性となるように選定する。第３の
領域24Cは、それを通してフォトレジスト22の一部分22C
が照射される領域で、約300ないし425ナノメートルの範
囲の近紫外線と中紫外線を通過させるように選定する。
このように露光すると、各領域22A、22B、22Cは異なる
現像特性を示す。これらの特性については後に詳述す
る。
続いて、フォトレジストと広帯域紫外線26の発生源（図
示せず）との中間にマスク24を置く。本発明のこの実施
例によれば、フォトレジスト22を前記の種類の二重トー
ン・フォトレジストとして選択する場合、異なるフィル
タ特性、すなわち透過特性を有する３つの異なる領域を
画定するように、マスク24を形成する。第１の領域24A
は、それを通してフォトレジスト22の一部分22Aが照射
される領域で、約350ないし425ナノメートルの範囲の近
紫外線のみを通過させるように選定する。第２の領域24
Bは、フォトレジスト22の一部分22Bの上にある領域で、
紫外線に対して非透過性となるように選定する。第３の
領域24Cは、それを通してフォトレジスト22の一部分22C
が照射される領域で、約300ないし425ナノメートルの範
囲の近紫外線と中紫外線を通過させるように選定する。
このように露光すると、各領域22A、22B、22Cは異なる
現像特性を示す。これらの特性については後に詳述す
る。
前記のヒンズバーグ他の論文に、マスク24に適した材料
が記載されている。簡単にいえば、領域24Cには石英、
領域24Bにはクロム／石英マスク、領域24Aには染料を含
むまたは含まない重合体皮膜、多層誘電体干渉フィル
タ、またはガラスにスピン・コーティングした無機酸化
物が選択される。単一のマスク24を使ってフォトレジス
ト層22の下側領域22A、22B、22Cを露光／遮蔽すること
により、これらの領域は自己整合し、その相対位置はど
の露光でも一定に保たれる。
が記載されている。簡単にいえば、領域24Cには石英、
領域24Bにはクロム／石英マスク、領域24Aには染料を含
むまたは含まない重合体皮膜、多層誘電体干渉フィル
タ、またはガラスにスピン・コーティングした無機酸化
物が選択される。単一のマスク24を使ってフォトレジス
ト層22の下側領域22A、22B、22Cを露光／遮蔽すること
により、これらの領域は自己整合し、その相対位置はど
の露光でも一定に保たれる。
次に第1D図を参照すると、メタケイ酸ナトリウムまたは
KOHと水などの塩基性現像剤水溶液を使って現像するこ
とにより、二重像フォトレジスト層22の領域22Aを除去
する。この領域は、前記のようにしてマスク24を介して
近紫外線に当てた所である。フォトレジスト層22の残り
の領域は未露光であるか、または中紫外線に露光されて
おり、現像液に不溶のため残っている。あとの工程ステ
ップを考慮するとわかるように、この領域22Aの現像に
よって次に形成する導線の位置が画定され、この位置は
残りのフォトレジスト領域22B、22Cのマスキング作用に
よって画定される。
KOHと水などの塩基性現像剤水溶液を使って現像するこ
とにより、二重像フォトレジスト層22の領域22Aを除去
する。この領域は、前記のようにしてマスク24を介して
近紫外線に当てた所である。フォトレジスト層22の残り
の領域は未露光であるか、または中紫外線に露光されて
おり、現像液に不溶のため残っている。あとの工程ステ
ップを考慮するとわかるように、この領域22Aの現像に
よって次に形成する導線の位置が画定され、この位置は
残りのフォトレジスト領域22B、22Cのマスキング作用に
よって画定される。
次に第1E図を参照すると、塩素、三塩化ホウ素、クロロ
ホルム、窒素の混合物等による異方性（すなわち方向
性）反応性イオン・エッチング（RIE）を用いて、層20
のフォトレジスト領域22Aの現像によって露出した部分
を除去する。このRIE工程中、フォトレジスト層22の残
りの領域はマスクとして機能する。このRIE工程の諸パ
ラメータは、過熱、及びそれによる流動またはフォトレ
ジスト層22の残りの領域の作像能力の低下が起こらない
ように選定し、エッチ・ストップ18が露出するまでRIE
を続ける。その後任意選択で、完全できれいなエッチン
グを保証するのに十分な程度に短い時間エッチングを続
け、すなわち「オーバーエッチング」を行なってもよ
い。もちろん、エッチ・ストップ18の組成は、選択した
エッチ液によって除去されないように予め選択してあ
る。前記のRIE法の代りに、イオン・ミリングにより、
層20の露出部分をエッチ・ストップ18まで除去すること
もできる。
ホルム、窒素の混合物等による異方性（すなわち方向
性）反応性イオン・エッチング（RIE）を用いて、層20
のフォトレジスト領域22Aの現像によって露出した部分
を除去する。このRIE工程中、フォトレジスト層22の残
りの領域はマスクとして機能する。このRIE工程の諸パ
ラメータは、過熱、及びそれによる流動またはフォトレ
ジスト層22の残りの領域の作像能力の低下が起こらない
ように選定し、エッチ・ストップ18が露出するまでRIE
を続ける。その後任意選択で、完全できれいなエッチン
グを保証するのに十分な程度に短い時間エッチングを続
け、すなわち「オーバーエッチング」を行なってもよ
い。もちろん、エッチ・ストップ18の組成は、選択した
エッチ液によって除去されないように予め選択してあ
る。前記のRIE法の代りに、イオン・ミリングにより、
層20の露出部分をエッチ・ストップ18まで除去すること
もできる。
層20の露出部分を除去した後、エッチ・ストップ18の露
出部分（すなわち現像したフォトレジスト領域22Aの下
にある部分）を除去する。このエッチ・ストップ層18の
露出部分の除去は、前記の層20の露出部分のRIE処理に
使用したものと同じ器具で、エッチ・ガスを四フッ化炭
素ガス等の適切なものに置き換えて行なうことが好まし
い。この場合も、完全できれいなエッチングを保証する
ため、短時間のオーバー・エッチングを行なってもよ
い。
出部分（すなわち現像したフォトレジスト領域22Aの下
にある部分）を除去する。このエッチ・ストップ層18の
露出部分の除去は、前記の層20の露出部分のRIE処理に
使用したものと同じ器具で、エッチ・ガスを四フッ化炭
素ガス等の適切なものに置き換えて行なうことが好まし
い。この場合も、完全できれいなエッチングを保証する
ため、短時間のオーバー・エッチングを行なってもよ
い。
エッチ・ストップ層18の露出部分のエッチングが完了し
たら、残存する塩素によってさらに腐食されないよう
に、露出した金属を不動態化する。この不動態化を行な
うには、たとえばデバイスを脱イオン水で洗浄して残存
塩素イオンを溶解させることにより行なうことができ
る。
たら、残存する塩素によってさらに腐食されないよう
に、露出した金属を不動態化する。この不動態化を行な
うには、たとえばデバイスを脱イオン水で洗浄して残存
塩素イオンを溶解させることにより行なうことができ
る。
次に第1F図を参照すると、本発明の好ましい実施例で
は、フォトレジスト層22の残りの部分を近紫外線28の発
生源（図示せず）でブランケット露光させる。この近紫
外線へのブランケット露光により、最初の紫外線露光の
際に露出されなかったフォトレジスト領域22Bが、前に
現像したフォトレジスト領域22Aと同じ現像特性を持つ
ようになる。フォトレジスト領域22Cは、前の中紫外線
への露光によって架橋されているので、このブランケッ
ト露光の影響を受けない。
は、フォトレジスト層22の残りの部分を近紫外線28の発
生源（図示せず）でブランケット露光させる。この近紫
外線へのブランケット露光により、最初の紫外線露光の
際に露出されなかったフォトレジスト領域22Bが、前に
現像したフォトレジスト領域22Aと同じ現像特性を持つ
ようになる。フォトレジスト領域22Cは、前の中紫外線
への露光によって架橋されているので、このブランケッ
ト露光の影響を受けない。
第1G図を参照すると、半導体デバイスを、塩基性現像
液、好ましくは前記のフォトレジスト領域22Aの現像に
用いたKOH水溶液と同じ現像剤に浸漬して、フォトレジ
スト領域22Bを現像する。下記の残りの工程を考慮する
とわかるように、このフォトレジスト領域22Bの現像に
よって、次に形成される導電性スタッドの位置が画定さ
れ、スタッドの位置は、残りのフォトレジスト領域22C
のマスキング作用によって画定される。
液、好ましくは前記のフォトレジスト領域22Aの現像に
用いたKOH水溶液と同じ現像剤に浸漬して、フォトレジ
スト領域22Bを現像する。下記の残りの工程を考慮する
とわかるように、このフォトレジスト領域22Bの現像に
よって、次に形成される導電性スタッドの位置が画定さ
れ、スタッドの位置は、残りのフォトレジスト領域22C
のマスキング作用によって画定される。
第1F図及び第1G図に関して前に述べた工程ステップを考
慮すると、ブランケット露光とそれに続く塩基性現像液
による現像は、第1G図に示すデバイスを形成する唯一の
方法ではないことが理解される。代りに、ブランケット
露光を省略し、フォトレジスト領域22Bを酢酸ｎブチル
等の適当な有機溶剤を用いて除去することもできる。し
かし、前記の好ましい実施例は、フォトレジスト領域22
Aのエッチングに使用したものと同じ器具及び薬品が使
えるため、特に効率が良い。
慮すると、ブランケット露光とそれに続く塩基性現像液
による現像は、第1G図に示すデバイスを形成する唯一の
方法ではないことが理解される。代りに、ブランケット
露光を省略し、フォトレジスト領域22Bを酢酸ｎブチル
等の適当な有機溶剤を用いて除去することもできる。し
かし、前記の好ましい実施例は、フォトレジスト領域22
Aのエッチングに使用したものと同じ器具及び薬品が使
えるため、特に効率が良い。
次に第1H図を参照すると、RIE工程を用いて、層20の新
たに露出した部分（すなわちフォトレジスト領域22Bの
現像によって露出した部分）をエッチ・ストップ層18ま
で除去し、同時に層16の露出した部分（すなわち以前フ
ォトレジスト領域22Aの下にあった部分）も除去する。
使用するRIEエッチ・ガスは、第1E図の層20の部分の除
去に関して前に述べたのと同じもの、すなわち、塩素、
三フッ化ホウ素、クロロホルム及び窒素の混合物が好ま
しい。残ったエッチ・ストップ層18の露出した部分は、
任意選択で、四フッ化炭素を用いたRIEにより除去して
もよい。エッチング完了後、半導体を再び脱イオン水で
洗浄して不動態化する。
たに露出した部分（すなわちフォトレジスト領域22Bの
現像によって露出した部分）をエッチ・ストップ層18ま
で除去し、同時に層16の露出した部分（すなわち以前フ
ォトレジスト領域22Aの下にあった部分）も除去する。
使用するRIEエッチ・ガスは、第1E図の層20の部分の除
去に関して前に述べたのと同じもの、すなわち、塩素、
三フッ化ホウ素、クロロホルム及び窒素の混合物が好ま
しい。残ったエッチ・ストップ層18の露出した部分は、
任意選択で、四フッ化炭素を用いたRIEにより除去して
もよい。エッチング完了後、半導体を再び脱イオン水で
洗浄して不動態化する。
前記の第1E図ないし第1H図に関する工程ステップを考慮
すると、当業者なら、層16、18、20のエッチングした領
域を除去するためのいくつかの代替方法をすぐに思いつ
くはずである。たとえば、フォトレジスト領域22Bを現
像し、続いて新たに露出した層20の部分をエッチングす
る前に、スタック14の、フォトレジスト領域22Aの下に
ある部分を全部除去することができる。しかし、こうす
ると、フォトレジストの残りの部分22B、22Cならびにデ
バイスの表面12が、望ましくない期間、RIE工程にさら
されることになる。
すると、当業者なら、層16、18、20のエッチングした領
域を除去するためのいくつかの代替方法をすぐに思いつ
くはずである。たとえば、フォトレジスト領域22Bを現
像し、続いて新たに露出した層20の部分をエッチングす
る前に、スタック14の、フォトレジスト領域22Aの下に
ある部分を全部除去することができる。しかし、こうす
ると、フォトレジストの残りの部分22B、22Cならびにデ
バイスの表面12が、望ましくない期間、RIE工程にさら
されることになる。
また、スタック14は前記の実施例で示した３層のスタッ
クである必要はない。代りに、エッチ・ストップ18を使
用せずに、スタックを単一の比較的厚い導電性材料の層
で構成してもよい。スタック14はまた、形成した導線や
スタッドの電気移動特性が改善されるように選定した追
加の層を含む多層構造とすることもできる。
クである必要はない。代りに、エッチ・ストップ18を使
用せずに、スタックを単一の比較的厚い導電性材料の層
で構成してもよい。スタック14はまた、形成した導線や
スタッドの電気移動特性が改善されるように選定した追
加の層を含む多層構造とすることもできる。
次に第1I図及び第２図を参照すると、フォトレジストの
残りの領域22Cを、バレル・アッシャ中で酸素プラズマ
によりエッチングして除去する。これにより、導線16′
/18′と導電性スタッド20′が得られる。（元の層と区
別するため、ダッシュ付きの数字で示す。）先に第1C図
に関して説明したように、二重トーン・フォトレジスト
22の露光に単一のマスク24を使用すると、自己整合し、
下の導線16′/18′と正確に位置合せされた導電性スタ
ッド20′が形成できることがわかる。この２つの微細形
状を位置合せするのに、別のマスクは必要でない。
残りの領域22Cを、バレル・アッシャ中で酸素プラズマ
によりエッチングして除去する。これにより、導線16′
/18′と導電性スタッド20′が得られる。（元の層と区
別するため、ダッシュ付きの数字で示す。）先に第1C図
に関して説明したように、二重トーン・フォトレジスト
22の露光に単一のマスク24を使用すると、自己整合し、
下の導線16′/18′と正確に位置合せされた導電性スタ
ッド20′が形成できることがわかる。この２つの微細形
状を位置合せするのに、別のマスクは必要でない。
次に第3A図ないし第3H図に示す本発明の実施例を参照す
ると、第3A図は主表面32を有する半導体デバイス30を示
す。デバイス30は通常通り導体領域及び半導体領域（図
示せず）、たとえばトランジスタ領域を含み、その表面
32に電気接点を設ける必要がある。本発明を例示する
際、図では表面32を平坦なものとして示してあるが、本
発明は平坦でない表面上に導線や導電性スタッドを形成
するのにも同様に適用可能である。
ると、第3A図は主表面32を有する半導体デバイス30を示
す。デバイス30は通常通り導体領域及び半導体領域（図
示せず）、たとえばトランジスタ領域を含み、その表面
32に電気接点を設ける必要がある。本発明を例示する
際、図では表面32を平坦なものとして示してあるが、本
発明は平坦でない表面上に導線や導電性スタッドを形成
するのにも同様に適用可能である。
本発明の第２の実施例によれば、表面32上に絶縁材料の
スタック34を形成させる。スタック34は、厚さ約１ミク
ロンに形成した非晶質二酸化ケイ素（以後石英という）
の下部層36、厚さ数千オングストローム程度に形成した
酸化アルミニウムのエッチ・ストップ・サンドイッチ層
すなわち中間層38、及び厚さ約１ミクロンに形成した石
英の上部層40を含む。
スタック34を形成させる。スタック34は、厚さ約１ミク
ロンに形成した非晶質二酸化ケイ素（以後石英という）
の下部層36、厚さ数千オングストローム程度に形成した
酸化アルミニウムのエッチ・ストップ・サンドイッチ層
すなわち中間層38、及び厚さ約１ミクロンに形成した石
英の上部層40を含む。
層36、40は任意の絶縁性材料を含むことができるが、エ
ッチ・ストップ層38は、絶縁性であり、かつ、下記に詳
細に述べる続いて行なうエッチングに耐えるように選択
する。代りに、スタック34は、たとえば上部及び下部絶
縁層をポリイミドとし、中間エッチ・ストップ層を石英
としてもよい。
ッチ・ストップ層38は、絶縁性であり、かつ、下記に詳
細に述べる続いて行なうエッチングに耐えるように選択
する。代りに、スタック34は、たとえば上部及び下部絶
縁層をポリイミドとし、中間エッチ・ストップ層を石英
としてもよい。
絶縁層36、38、40は、通常の方法で形成する。たとえ
ば、石英はスパッタリング、すなわち真空チェンバ中で
非晶質二酸化ケイ素のターゲットにアルゴン・イオンを
衝突させて付着させる。ケイ素原子と酸素原子、または
両方の原子をターゲットから放出して、所望の領域に石
英が形成されるように、工程を制御する。ポリイミド
は、通常のスピン・コーティング及びベーキングによっ
て付着させ、酸化アルミニウムをスパッタリングによっ
て付着させることができる。
ば、石英はスパッタリング、すなわち真空チェンバ中で
非晶質二酸化ケイ素のターゲットにアルゴン・イオンを
衝突させて付着させる。ケイ素原子と酸素原子、または
両方の原子をターゲットから放出して、所望の領域に石
英が形成されるように、工程を制御する。ポリイミド
は、通常のスピン・コーティング及びベーキングによっ
て付着させ、酸化アルミニウムをスパッタリングによっ
て付着させることができる。
スタック34の形成に続いて、層40上に二重トーン・フォ
トレジストの層42を付着させて第3A図に示すデバイスを
形成する。本発明の好ましい実施例では、フォトレジス
ト42は、周波数の異なる放射線に当てると、異なる現像
特性を有する領域が生じる、二重トーン・フォトレジス
トである。フォトレジスト42に適した材料は、前記の米
国特許第4767723号明細書、欧州特許出願公告第0220578
号明細書、及びヒンズバーク他の論文「波長選択性トー
ンをもつフォトレジストを使用したミスアライメントの
ないリソグラフィ法」に記載されている。好ましいフォ
トレジスト42は、波長が350ないし425ナノメートルの近
紫外領域、及び300ないし325ナノメートルの中紫外（ま
たは近紫外・中紫外）領域の紫外線に当てたとき、異な
る現像特性を示す。簡単に述べると、このフォトレジス
トは、ジアゾケトン／ノボラック・ポジティブ・フォト
レジストと、アジドを主体とするネガティブ・レジスト
を組み合わせて単一の組成物としたものである。
トレジストの層42を付着させて第3A図に示すデバイスを
形成する。本発明の好ましい実施例では、フォトレジス
ト42は、周波数の異なる放射線に当てると、異なる現像
特性を有する領域が生じる、二重トーン・フォトレジス
トである。フォトレジスト42に適した材料は、前記の米
国特許第4767723号明細書、欧州特許出願公告第0220578
号明細書、及びヒンズバーク他の論文「波長選択性トー
ンをもつフォトレジストを使用したミスアライメントの
ないリソグラフィ法」に記載されている。好ましいフォ
トレジスト42は、波長が350ないし425ナノメートルの近
紫外領域、及び300ないし325ナノメートルの中紫外（ま
たは近紫外・中紫外）領域の紫外線に当てたとき、異な
る現像特性を示す。簡単に述べると、このフォトレジス
トは、ジアゾケトン／ノボラック・ポジティブ・フォト
レジストと、アジドを主体とするネガティブ・レジスト
を組み合わせて単一の組成物としたものである。
フォトレジスト層42は、スピン・コーティングやベーキ
ング等の通常の方法で、厚さ約２ミクロン程度に形成す
る。下記の残りの工程を考慮すると、フォトレジスト層
42の適切な厚さは、下層のスタック34のエッチ速度に対
するフォトレジストの相対エッチ速度によって決まる。
ング等の通常の方法で、厚さ約２ミクロン程度に形成す
る。下記の残りの工程を考慮すると、フォトレジスト層
42の適切な厚さは、下層のスタック34のエッチ速度に対
するフォトレジストの相対エッチ速度によって決まる。
次に第3B図を参照すると、フォトレジスト層42の形成に
続いて、フォトレジストと広帯域紫外線46の発生源（図
示せず）との中間にマスク44を置く。本発明のこの実施
例によれば、フォトレジスト42を前記の種類の二重トー
ン・フォトレジストとして選択する場合、異なるフィル
タ特性、すなわち透過特性を有する３つの異なる領域を
画定するようにマスク44を形成する。第１の領域44C
は、それを通してフォトレジスト42の一部分42Cが照射
される領域で、約350ないし425ナノメートルの範囲の近
紫外線のみを通過させるように選定する。第２の領域44
Bは、フォトレジスト42の一部分42Bの上にある領域で、
紫外線に対して非透過性になるように選定する。第３の
領域44Aは、それを通してフォトレジスト42の一部分42A
が照射される領域で、約300ないし425ナノメートルの範
囲の近紫外線（と中紫外線）を通過させるように選定す
る。このように露光すると、フォトレジスト層の各領域
42A、42B、42Cは異なる現像特性を示す。これらの特性
については、後に詳述する。
続いて、フォトレジストと広帯域紫外線46の発生源（図
示せず）との中間にマスク44を置く。本発明のこの実施
例によれば、フォトレジスト42を前記の種類の二重トー
ン・フォトレジストとして選択する場合、異なるフィル
タ特性、すなわち透過特性を有する３つの異なる領域を
画定するようにマスク44を形成する。第１の領域44C
は、それを通してフォトレジスト42の一部分42Cが照射
される領域で、約350ないし425ナノメートルの範囲の近
紫外線のみを通過させるように選定する。第２の領域44
Bは、フォトレジスト42の一部分42Bの上にある領域で、
紫外線に対して非透過性になるように選定する。第３の
領域44Aは、それを通してフォトレジスト42の一部分42A
が照射される領域で、約300ないし425ナノメートルの範
囲の近紫外線（と中紫外線）を通過させるように選定す
る。このように露光すると、フォトレジスト層の各領域
42A、42B、42Cは異なる現像特性を示す。これらの特性
については、後に詳述する。
前記のヒンズバーク他の論文に、マスク44に適した材料
が記載されている。簡単にいえば、領域44Aには石英、
領域44Bにはクロム／石英マスク、領域44Cには染料を含
むまたは含まない重合体皮膜、多層誘電体干渉フィル
タ、またはガラスにスピン・コーティングした無機酸化
物が選択される。単一のマスク44を使ってフォトレジス
ト層42の領域44A、44B、44Cを露出／遮蔽することによ
り、これらの領域は自己整合し、その相対位置はどの露
光でも一定に保たれる。
が記載されている。簡単にいえば、領域44Aには石英、
領域44Bにはクロム／石英マスク、領域44Cには染料を含
むまたは含まない重合体皮膜、多層誘電体干渉フィル
タ、またはガラスにスピン・コーティングした無機酸化
物が選択される。単一のマスク44を使ってフォトレジス
ト層42の領域44A、44B、44Cを露出／遮蔽することによ
り、これらの領域は自己整合し、その相対位置はどの露
光でも一定に保たれる。
次に第3C図を参照すると、KOHと水などの塩基水性現像
剤水溶液を使って現像することにより、二重像フォトレ
ジスト層42の領域42Cを除去する。この領域は、前記の
ようにしてマスク44を介して近紫外線に当てた所であ
る。フォトレジスト層42の残りの領域は未露光である
か、または中紫外線に露出されており、現像液に不溶の
ため残っている。あとの工程ステップを考慮するとわか
るように、この領域42Cの現像によって、次に形成する
導電性スタッドの位置が画定され、このスタッドの位置
は、下にあるスタック34にマトリックスを形成する際
に、残りのフォトレジスト領域42A、42Bのマスキング作
用によって画定される（本発明を最もわかりやすく図示
するために、第3C図ないし第3G図は２次元断面で示して
ある）。
剤水溶液を使って現像することにより、二重像フォトレ
ジスト層42の領域42Cを除去する。この領域は、前記の
ようにしてマスク44を介して近紫外線に当てた所であ
る。フォトレジスト層42の残りの領域は未露光である
か、または中紫外線に露出されており、現像液に不溶の
ため残っている。あとの工程ステップを考慮するとわか
るように、この領域42Cの現像によって、次に形成する
導電性スタッドの位置が画定され、このスタッドの位置
は、下にあるスタック34にマトリックスを形成する際
に、残りのフォトレジスト領域42A、42Bのマスキング作
用によって画定される（本発明を最もわかりやすく図示
するために、第3C図ないし第3G図は２次元断面で示して
ある）。
次に第3D図を参照すると、四フッ化炭素（ポリイミドに
対しては酸素ガス）等による異方性（すなわち方向性）
反応性イオン・エッチング（RIE）を用いて、層40の、
フォトレジスト領域42Aの現像によって露出した部分を
除去する。このRIE工程の諸パラメータは、過熱、及び
それによる流動またはフォトレジスト層42の残りの領域
の作像能力の低下が起こらないように選定し、エッチ・
ストップ38が露出するまでエッチングを続ける。その後
任意選択で、完全できれいなエッチングを保証するのに
十分な程度に短い時間エッチングを続け、すなわち「オ
ーバーエッチング」を行なってもよい。もちろんエッチ
・ストップ38の組成は、選択したエッチ液によって除去
されないように予め選択してある。前記のRIE法の代り
に、イオン・ミリングにより、層40の露出部分をエッチ
・ストップ38まで除去することもできる。
対しては酸素ガス）等による異方性（すなわち方向性）
反応性イオン・エッチング（RIE）を用いて、層40の、
フォトレジスト領域42Aの現像によって露出した部分を
除去する。このRIE工程の諸パラメータは、過熱、及び
それによる流動またはフォトレジスト層42の残りの領域
の作像能力の低下が起こらないように選定し、エッチ・
ストップ38が露出するまでエッチングを続ける。その後
任意選択で、完全できれいなエッチングを保証するのに
十分な程度に短い時間エッチングを続け、すなわち「オ
ーバーエッチング」を行なってもよい。もちろんエッチ
・ストップ38の組成は、選択したエッチ液によって除去
されないように予め選択してある。前記のRIE法の代り
に、イオン・ミリングにより、層40の露出部分をエッチ
・ストップ38まで除去することもできる。
層40の露出部分を除去した後、エッチ・ストップ38の露
出部分を除去する。このエッチ・ストップ層38の露出部
分の除去は、前記の層40の露出部分のRIE処理に使用し
たものと同じ器具で、エッチ・ガスを三塩化ホウ素ガス
（二酸化ケイ素のRIE処理には四塩化炭素）等の適切な
ものに置き換えて行なうことが好ましい。この場合も、
完全できれいなエッチングを保証するため、短時間のオ
ーバー・エッチングを行なってもよい。
出部分を除去する。このエッチ・ストップ層38の露出部
分の除去は、前記の層40の露出部分のRIE処理に使用し
たものと同じ器具で、エッチ・ガスを三塩化ホウ素ガス
（二酸化ケイ素のRIE処理には四塩化炭素）等の適切な
ものに置き換えて行なうことが好ましい。この場合も、
完全できれいなエッチングを保証するため、短時間のオ
ーバー・エッチングを行なってもよい。
次に第3D図を参照すると、本発明の好ましい実施例で
は、フォトレジスト層42の残りの部分を近紫外線48の発
生源（図示せず）でブランケット露光させる。この近紫
外線へのブランケット露光により、最初の紫外線露光の
際に露出されなかったフォトレジスト領域42Bが、前に
現像したフォトレジスト領域42Cと同じ現像特性を持つ
ようになる。フォトレジスト領域42Aは前の中紫外線へ
の露光によって架橋されているので、このブランケット
露光の影響を受けない。
は、フォトレジスト層42の残りの部分を近紫外線48の発
生源（図示せず）でブランケット露光させる。この近紫
外線へのブランケット露光により、最初の紫外線露光の
際に露出されなかったフォトレジスト領域42Bが、前に
現像したフォトレジスト領域42Cと同じ現像特性を持つ
ようになる。フォトレジスト領域42Aは前の中紫外線へ
の露光によって架橋されているので、このブランケット
露光の影響を受けない。
第3F図を参照すると、半導体デバイスを、塩基性現像
液、好ましくは前記のKOHの水溶液と同じ現像剤に浸漬
して、フォトレジスト領域42Bを現像する。下記の残り
の工程を考慮するとわかるように、このフォトレジスト
領域42Bの現像によって、次に形成される導線の位置が
画定され、導線の位置は、下にあるスタック34にマトリ
ックスを形成する際に、残りのフォトレジスト領域42A
のマスキング作用によって画定される。
液、好ましくは前記のKOHの水溶液と同じ現像剤に浸漬
して、フォトレジスト領域42Bを現像する。下記の残り
の工程を考慮するとわかるように、このフォトレジスト
領域42Bの現像によって、次に形成される導線の位置が
画定され、導線の位置は、下にあるスタック34にマトリ
ックスを形成する際に、残りのフォトレジスト領域42A
のマスキング作用によって画定される。
第3F図及び第3F図に関して前に述べた工程ステップを考
慮すると、ブランケット露光とそれに続く塩基性現像液
による現像は、第3F図に示すデバイスを形成する唯一の
方法ではないことがわかる。代りに、ブランケット露光
を省略し、フォトレジスト領域42Bを酢酸ｎブチル等の
適当な有機溶剤を用いて除去することもできる。しか
し、前記の好ましい実施例は、フォトレジスト領域42C
のエッチングに使用したものと同じ器具及び薬品が使え
るため、特に効率が良い。
慮すると、ブランケット露光とそれに続く塩基性現像液
による現像は、第3F図に示すデバイスを形成する唯一の
方法ではないことがわかる。代りに、ブランケット露光
を省略し、フォトレジスト領域42Bを酢酸ｎブチル等の
適当な有機溶剤を用いて除去することもできる。しか
し、前記の好ましい実施例は、フォトレジスト領域42C
のエッチングに使用したものと同じ器具及び薬品が使え
るため、特に効率が良い。
次に第3G図を参照すると、RIE工程を用いて、層40の新
たに露出した部分（すなわちフォトレジスト領域42Bの
現像によって露出した部分）をエッチ・ストップ層38ま
で除去し、同時に層36の露出した部分（すなわち以前フ
ォトレジスト領域42Cの下にあった部分）も除去する。
使用するRIEエッチ・ガスは、第3D図の層40の部分の除
去に関して前に述べたのと同じもの、すなわち四フッ化
炭素が好ましい。残ったエッチ・ストップ層38の露出し
た部分は、任意選択で、三フッ化ホウ素を用いたRIEに
より除去してもよい。マスクとしての役目が終わった
後、フォトレジストの残りの領域42Aを、バレル・アッ
シャ中で酸素プラズマを用いて除去する。
たに露出した部分（すなわちフォトレジスト領域42Bの
現像によって露出した部分）をエッチ・ストップ層38ま
で除去し、同時に層36の露出した部分（すなわち以前フ
ォトレジスト領域42Cの下にあった部分）も除去する。
使用するRIEエッチ・ガスは、第3D図の層40の部分の除
去に関して前に述べたのと同じもの、すなわち四フッ化
炭素が好ましい。残ったエッチ・ストップ層38の露出し
た部分は、任意選択で、三フッ化ホウ素を用いたRIEに
より除去してもよい。マスクとしての役目が終わった
後、フォトレジストの残りの領域42Aを、バレル・アッ
シャ中で酸素プラズマを用いて除去する。
前記の第3D図ないし第3G図に関する工程ステップを考慮
すると、当業者なら、層36、38、40のエッチングした領
域を除去するためのいくつかの代替方法をすぐに思いつ
くはずである。たとえば、フォトレジスト領域42Bを現
像し、続いて新たに露出した層40の部分をエッチングす
る前に、スタック34の、フォトレジスト領域42Cの下に
ある部分を全部除去することができる。しかし、こうす
ると、フォトレジストの残りの部分42A、42Bならびにデ
バイスの表面32が、望ましくない期間、RIE工程にさら
されることになる。
すると、当業者なら、層36、38、40のエッチングした領
域を除去するためのいくつかの代替方法をすぐに思いつ
くはずである。たとえば、フォトレジスト領域42Bを現
像し、続いて新たに露出した層40の部分をエッチングす
る前に、スタック34の、フォトレジスト領域42Cの下に
ある部分を全部除去することができる。しかし、こうす
ると、フォトレジストの残りの部分42A、42Bならびにデ
バイスの表面32が、望ましくない期間、RIE工程にさら
されることになる。
また、スタック34は前記の実施例で示した３層のスタッ
クである必要はない。代りに、エッチ・ストップ38を使
用せずに、スタックを単一の比較的厚い導電性材料の層
で構成してもよい。スタック34はまた、複合絶縁のため
の追加の層を含むこともできる。
クである必要はない。代りに、エッチ・ストップ38を使
用せずに、スタックを単一の比較的厚い導電性材料の層
で構成してもよい。スタック34はまた、複合絶縁のため
の追加の層を含むこともできる。
工程のこのステップで、任意選択で、たとえばアルゴン
・イオンを衝突させるなどの方法により、デバイスの表
面から自然発生の酸化物等の不純物を除去してもよい。
・イオンを衝突させるなどの方法により、デバイスの表
面から自然発生の酸化物等の不純物を除去してもよい。
次に第3H図を参照すると、導電性材料の層50、たとえば
アルミニウム・銅合金等の金属を、表面32及び層36、3
8、40の露出部分を含めて、デバイスの上面に全体的に
コンフォーマルに付着させる。金属層50は、スタック34
の残りの部分によって形成されるマトリックスを充填し
て、導線50A及びスタッド50Bを形成する。
アルミニウム・銅合金等の金属を、表面32及び層36、3
8、40の露出部分を含めて、デバイスの上面に全体的に
コンフォーマルに付着させる。金属層50は、スタック34
の残りの部分によって形成されるマトリックスを充填し
て、導線50A及びスタッド50Bを形成する。
次に第3I図及び第４図を参照すると、化学機械的研摩等
の多くの周知の平面化技法の１つを用いて、金属層50
の、スタック34の残りの部分によって形成されるマトリ
ックスの外側にある領域を除去し、導線50A及び導線性
スタッド50Bを画定する。本発明のこの実施例では、ス
タッド50Bは導線50Aから下方に延びてデバイスの表面32
に接触し、導線は絶縁層36、38の介在部分によって表面
から絶縁される。第3B図に関して前に説明したように、
単一のマスク44を用いて二重像フォトレジスト42を露光
すると、自己整合し、上にある導線50Aと正確に位置合
せされた導電性スタッド50Bが形成できることがわか
る。２つの微細形状を位置合せするのに、別のマスクは
必要でない。
の多くの周知の平面化技法の１つを用いて、金属層50
の、スタック34の残りの部分によって形成されるマトリ
ックスの外側にある領域を除去し、導線50A及び導線性
スタッド50Bを画定する。本発明のこの実施例では、ス
タッド50Bは導線50Aから下方に延びてデバイスの表面32
に接触し、導線は絶縁層36、38の介在部分によって表面
から絶縁される。第3B図に関して前に説明したように、
単一のマスク44を用いて二重像フォトレジスト42を露光
すると、自己整合し、上にある導線50Aと正確に位置合
せされた導電性スタッド50Bが形成できることがわか
る。２つの微細形状を位置合せするのに、別のマスクは
必要でない。
本発明の前記の両実施例とも、二重トーン（すなわちポ
ジティブ及びネガティブ像）フォトレジストの使用を示
しているが、本発明はこれだけに限定されるものではな
いことを理解されたい。二重ポジティブ像または二重ネ
ガティブ像を有するフォトレジストを含めて、どのよう
な二重像フォトレジストにも同様に適用できることは、
当業者には明白である。さらに、使用するフォトレジス
トは、異なる紫外線波長に感受性を有するものだけに限
定されない。異なる放射線量に対する感受性が異なる二
重像フォトレジストや、２つの別々に現像可能な領域が
画定できるビヒクルも同様に適用可能である。
ジティブ及びネガティブ像）フォトレジストの使用を示
しているが、本発明はこれだけに限定されるものではな
いことを理解されたい。二重ポジティブ像または二重ネ
ガティブ像を有するフォトレジストを含めて、どのよう
な二重像フォトレジストにも同様に適用できることは、
当業者には明白である。さらに、使用するフォトレジス
トは、異なる紫外線波長に感受性を有するものだけに限
定されない。異なる放射線量に対する感受性が異なる二
重像フォトレジストや、２つの別々に現像可能な領域が
画定できるビヒクルも同様に適用可能である。
F.発明の効果 本発明によれば、複数のマスクの位置合せを必要としな
い自己整合法により導線上に導電性スタッドを形成する
方法が提供される。この方法は、従来の半導体加工技術
を用いた経済的な製造が可能である。この方法は、半導
体デバイスの製造、特に位置合せの許容誤差が厳しいVL
SI半導体上に電気接点を製作する場合に適用できる。
い自己整合法により導線上に導電性スタッドを形成する
方法が提供される。この方法は、従来の半導体加工技術
を用いた経済的な製造が可能である。この方法は、半導
体デバイスの製造、特に位置合せの許容誤差が厳しいVL
SI半導体上に電気接点を製作する場合に適用できる。
第1A図ないし第1I図は、本発明の第１の実施例に従って
実施する工程を示す一連の断面図である。 第２図は、第1H図の上面図である。 第3A図ないし第3I図は、本発明の他の実施例に従って実
施する工程を示す連続した断面図である。 第４図は、第3I図の上面図である。 10、30……半導体デバイス、14、34……スタック、16、
20、36、40……導電層、18、38……エッチ・ストップ
層、22、42……フォトレジスト、24、44……マスク。
実施する工程を示す一連の断面図である。 第２図は、第1H図の上面図である。 第3A図ないし第3I図は、本発明の他の実施例に従って実
施する工程を示す連続した断面図である。 第４図は、第3I図の上面図である。 10、30……半導体デバイス、14、34……スタック、16、
20、36、40……導電層、18、38……エッチ・ストップ
層、22、42……フォトレジスト、24、44……マスク。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−226945（ＪＰ，Ａ) 米国特許4767723（ＵＳ，Ａ)
Claims (2)
- 【請求項１】下部導電層及び上部導電層を含む導電性積
層体を半導体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、配線の側部を規定するた
めの第１区画、第２波長放射線を透過し、配線パターン
上の導電性スタツドを規定するための第２区画及びこれ
らの両区画に隣接し、上記両放射線を遮断するための第
３区画より成るマスクを準備し、上記二重像フオトレジ
スト層の表面を、このマスクを通して、上記両放射線に
露光するステツプ、 上記二重像フオトレジスト層可溶性の露光部分を現像し
て上記第１区画に対応する上記上部導電層の第１区画部
分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第１区画部分を上記下部導電層の表面に達す
る迄除去して配線側部を規定するステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長照射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部導電層の第３区画部分を露出するステツプ、 上記積層体を導電材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部導
電層の上記第３区画部分を除去して導電性スタツドを規
定するステツプ、 とより成る配線上に自己整合した導電性スタツドを形成
する方法。 - 【請求項２】下部絶縁層及び上部絶縁層を含む絶縁性積
層体を半導体デバイスの表面上に形成するステツプ、 第１波長の放射線に感光して可溶性に変質する成分及び
第２波長の放射線に感光して不溶性に変質する成分を含
む二重像フオトレジスト層を上記積層体上に形成するス
テツプ、 上記第１波長放射線を透過し、半導体デバイス表面に向
って突出する導電性スタツドを規定するための第１区
画、第２波長放射線を透過し、導電性スタツドに整合し
た配線の側部を規定するための第２区画及びこれらの両
区画に隣接し、上記両放射線を遮断するための第３区画
より成るマスクを準備し、上記二重像フオトレジスト層
の表面を、このマスクを通して、上記両放射線に露光す
るステツプ、 上記二重像フオトレジスト層の可溶性の露光部分を現像
して上記第１区画に対応する上記上部絶縁層の第１区画
部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第１区画部分を上記下部絶縁層の表面に達す
る迄除去して導電性スタツドを規定する開口を形成する
ステツプ、 上記二重像フオトレジスト層残部の表面全体を上記第１
波長放射線に露光するステツプ、 上記露光部分を現像して上記第３区画に対応する上記上
部絶縁層の第３区画部分を露出するステツプ、 上記積層体を絶縁材エツチング雰囲気に曝らし、上記二
重像フオトレジスト層の残部をマスクとして上記上部絶
縁層の上記第３区画部分を除去して配線を規定する開口
を形成するステツプ、 上記両開口を導電材の付着雰囲気に曝らして導電材で充
填するステツプ、 とより成る導電性スタツド上に自己整合した配線を形成
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/274,895 US4997746A (en) | 1988-11-22 | 1988-11-22 | Method of forming conductive lines and studs |
| US274895 | 1994-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276248A JPH02276248A (ja) | 1990-11-13 |
| JPH0719780B2 true JPH0719780B2 (ja) | 1995-03-06 |
Family
ID=23050059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300972A Expired - Lifetime JPH0719780B2 (ja) | 1988-11-22 | 1989-11-21 | 導電性スタツド及び導線を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4997746A (ja) |
| EP (1) | EP0370935B1 (ja) |
| JP (1) | JPH0719780B2 (ja) |
| DE (1) | DE68920291T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004103A1 (en) * | 2018-11-16 | 2022-01-06 | Lam Research Corporation | Bubble defect reduction |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787189B2 (ja) * | 1990-01-19 | 1995-09-20 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5091289A (en) * | 1990-04-30 | 1992-02-25 | International Business Machines Corporation | Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions |
| JP2519819B2 (ja) * | 1990-05-09 | 1996-07-31 | 株式会社東芝 | コンタクトホ―ルの形成方法 |
| JP3245882B2 (ja) * | 1990-10-24 | 2002-01-15 | 株式会社日立製作所 | パターン形成方法、および投影露光装置 |
| EP0486047B1 (en) * | 1990-11-16 | 1999-09-01 | Seiko Epson Corporation | Process for fabricating a thin film semiconductor device |
| US5175124A (en) * | 1991-03-25 | 1992-12-29 | Motorola, Inc. | Process for fabricating a semiconductor device using re-ionized rinse water |
| US5283208A (en) * | 1992-12-04 | 1994-02-01 | International Business Machines Corporation | Method of making a submicrometer local structure using an organic mandrel |
| US5869175A (en) * | 1994-01-31 | 1999-02-09 | Stmicroelectronics, Inc. | Integrated circuit structure having two photoresist layers |
| US6576848B1 (en) | 1996-11-22 | 2003-06-10 | International Business Machines Corporation | Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same |
| US5818110A (en) * | 1996-11-22 | 1998-10-06 | International Business Machines Corporation | Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same |
| US6133635A (en) * | 1997-06-30 | 2000-10-17 | Philips Electronics North America Corp. | Process for making self-aligned conductive via structures |
| US6281585B1 (en) | 1997-06-30 | 2001-08-28 | Philips Electronics North America Corporation | Air gap dielectric in self-aligned via structures |
| US5972570A (en) * | 1997-07-17 | 1999-10-26 | International Business Machines Corporation | Method of photolithographically defining three regions with one mask step and self aligned isolation structure formed thereby |
| US5981148A (en) * | 1997-07-17 | 1999-11-09 | International Business Machines Corporation | Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby |
| US6007968A (en) | 1997-10-29 | 1999-12-28 | International Business Machines Corporation | Method for forming features using frequency doubling hybrid resist and device formed thereby |
| TW383427B (en) * | 1998-04-03 | 2000-03-01 | United Microelectronics Corp | Method for etching tantalum oxide |
| US6210866B1 (en) * | 1998-05-04 | 2001-04-03 | International Business Machines Corporation | Method for forming features using self-trimming by selective etch and device formed thereby |
| US6355580B1 (en) * | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
| US6503827B1 (en) | 2000-06-28 | 2003-01-07 | International Business Machines Corporation | Method of reducing planarization defects |
| US8492267B1 (en) | 2012-10-02 | 2013-07-23 | International Business Machines Corporation | Pillar interconnect chip to package and global wiring structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767723A (en) | 1987-10-30 | 1988-08-30 | International Business Machines Corporation | Process for making self-aligning thin film transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3930857A (en) * | 1973-05-03 | 1976-01-06 | International Business Machines Corporation | Resist process |
| JPS5626450A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Manufacture of semiconductor device |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
| US4614021A (en) * | 1985-03-29 | 1986-09-30 | Motorola, Inc. | Pillar via process |
| JPS62100751A (ja) * | 1985-10-24 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 自己整合パタ−ンの形成方法 |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4721689A (en) * | 1986-08-28 | 1988-01-26 | International Business Machines Corporation | Method for simultaneously forming an interconnection level and via studs |
-
1988
- 1988-11-22 US US07/274,895 patent/US4997746A/en not_active Expired - Fee Related
-
1989
- 1989-10-10 EP EP89480158A patent/EP0370935B1/en not_active Expired - Lifetime
- 1989-10-10 DE DE68920291T patent/DE68920291T2/de not_active Expired - Fee Related
- 1989-11-21 JP JP1300972A patent/JPH0719780B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767723A (en) | 1987-10-30 | 1988-08-30 | International Business Machines Corporation | Process for making self-aligning thin film transistors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004103A1 (en) * | 2018-11-16 | 2022-01-06 | Lam Research Corporation | Bubble defect reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0370935A3 (en) | 1991-04-10 |
| EP0370935B1 (en) | 1994-12-28 |
| DE68920291D1 (de) | 1995-02-09 |
| JPH02276248A (ja) | 1990-11-13 |
| EP0370935A2 (en) | 1990-05-30 |
| US4997746A (en) | 1991-03-05 |
| DE68920291T2 (de) | 1995-07-06 |
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