JPH0719476B2 - Ｐｒｏｍプログラマ用アダプタ - Google Patents
Ｐｒｏｍプログラマ用アダプタInfo
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- JPH0719476B2 JPH0719476B2 JP62268478A JP26847887A JPH0719476B2 JP H0719476 B2 JPH0719476 B2 JP H0719476B2 JP 62268478 A JP62268478 A JP 62268478A JP 26847887 A JP26847887 A JP 26847887A JP H0719476 B2 JPH0719476 B2 JP H0719476B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PROMプログラマに関し、特に、PROMプログラ
マが直性サポートしていないデバイスとの接続部に使用
されるアダプタに関する。
マが直性サポートしていないデバイスとの接続部に使用
されるアダプタに関する。
本発明を説明するにあたってPROMプログラマとそこへ接
続されるデバイスの動作を第７図を用いて説明する。PR
OMプログラマ（以下プログラマと称す。）１は、中央処
理装置（CPU）1000と、デバイス３′の書込み手順を格
納している制御プログラム1001と、プログラマ１の外部
とデータ交換を行なう入出力装置1002と、デバイス（PR
OM）３′への書込みデータを格納しておくデータバッフ
ァメモリ1003と、デバイス３′の書込み手順に必要なPR
OMプログラム制御回路1004とから構成されている。デバ
イス３′はプログラマ１のサポートするデバイスであ
る。例えばデバイス３′を、256Kビット（32Kワード×
８ビット）のUVPROM（NEC製μPD27C256A）とすると、PR
OM制御回路1004には、プログラム電源VPP、電源VCC、ア
ドレスA0〜A14、チップイネーブル信号（▲▼）、
出力イネーブル信号（▲▼）、データD0〜D7がソケ
ット４を介して入出力される。このソケット４を介して
デバイス３′のすべての信号がプログラマ１と接続され
る。
続されるデバイスの動作を第７図を用いて説明する。PR
OMプログラマ（以下プログラマと称す。）１は、中央処
理装置（CPU）1000と、デバイス３′の書込み手順を格
納している制御プログラム1001と、プログラマ１の外部
とデータ交換を行なう入出力装置1002と、デバイス（PR
OM）３′への書込みデータを格納しておくデータバッフ
ァメモリ1003と、デバイス３′の書込み手順に必要なPR
OMプログラム制御回路1004とから構成されている。デバ
イス３′はプログラマ１のサポートするデバイスであ
る。例えばデバイス３′を、256Kビット（32Kワード×
８ビット）のUVPROM（NEC製μPD27C256A）とすると、PR
OM制御回路1004には、プログラム電源VPP、電源VCC、ア
ドレスA0〜A14、チップイネーブル信号（▲▼）、
出力イネーブル信号（▲▼）、データD0〜D7がソケ
ット４を介して入出力される。このソケット４を介して
デバイス３′のすべての信号がプログラマ１と接続され
る。
第８図は前記UVPROMの動作モードを示す表である。▲
▼欄にある×は0Vでも5Vでもよいことを表している。
後の説明で必要になるプログラムモードとベリファイモ
ードについて説明する。プログラムモードは、A0〜A14
に書込みアドレスを、D0〜D7に書込みデータを設定し、 ▲▼＝0V,▲▼＝5V,VPP＝12.5V,VCC＝6V とすることで行なわれる。プログラムベリファイモード
はA0〜A14に書込みアドレスを設定し、 ▲▼＝0V,▲▼＝0V,VPP＝12.5V,VCC＝6V とすることでD0〜D7にPROMデータが出力される。
▼欄にある×は0Vでも5Vでもよいことを表している。
後の説明で必要になるプログラムモードとベリファイモ
ードについて説明する。プログラムモードは、A0〜A14
に書込みアドレスを、D0〜D7に書込みデータを設定し、 ▲▼＝0V,▲▼＝5V,VPP＝12.5V,VCC＝6V とすることで行なわれる。プログラムベリファイモード
はA0〜A14に書込みアドレスを設定し、 ▲▼＝0V,▲▼＝0V,VPP＝12.5V,VCC＝6V とすることでD0〜D7にPROMデータが出力される。
第９図はプログラマ１のデバイス３′にデータを書込む
CPU1000が処理する手順を表わすフローチャートであ
る。データを書込みアドレスの初期値を変数Ａに代入す
る（ステップ901）。次にデータバッファメモリ1003の
うちそのアドレスに対応するデータを変数Ｄに代入する
（ステップ902）。変数ＡをA0〜A14へ、変数ＤをD0〜D7
へ出力する（ステップ903）。次に変数Ｘを０とする
（カウンタを０に初期化：ステップ904）。Ｘを１増加
し、書込み回数を更新する（ステップ905）。上で説明
したプログラムモードに設定し、データをデバイス３′
に書込む（ステップ906）。書込み時間（5mS）の経過後
（ステップ907）、プログラムベリファイモードとし、
データを読み出す（ステップ908）。読み出したデータ
が書込みデータと比較し（ステップ909）、不一致の場
合、変数Ｘが10かどうかをチェックする（ステップ91
0）。10回未満であれば、もう一度書込み処理を繰り返
す。10回まで繰り返しても書込めない場合、なんらかの
不具合が発生しているものとして、書込み不良として処
理する。プログラムベリファイモードで読み出したデー
タが書込みデータと一致した場合、正しくデータが書込
めているので、変数Ａを１増加し（ステップ911）、書
込みの最終アドレスかをチェックし（ステップ912）、
再度データ書込み処理を行うか、正常終了する。
CPU1000が処理する手順を表わすフローチャートであ
る。データを書込みアドレスの初期値を変数Ａに代入す
る（ステップ901）。次にデータバッファメモリ1003の
うちそのアドレスに対応するデータを変数Ｄに代入する
（ステップ902）。変数ＡをA0〜A14へ、変数ＤをD0〜D7
へ出力する（ステップ903）。次に変数Ｘを０とする
（カウンタを０に初期化：ステップ904）。Ｘを１増加
し、書込み回数を更新する（ステップ905）。上で説明
したプログラムモードに設定し、データをデバイス３′
に書込む（ステップ906）。書込み時間（5mS）の経過後
（ステップ907）、プログラムベリファイモードとし、
データを読み出す（ステップ908）。読み出したデータ
が書込みデータと比較し（ステップ909）、不一致の場
合、変数Ｘが10かどうかをチェックする（ステップ91
0）。10回未満であれば、もう一度書込み処理を繰り返
す。10回まで繰り返しても書込めない場合、なんらかの
不具合が発生しているものとして、書込み不良として処
理する。プログラムベリファイモードで読み出したデー
タが書込みデータと一致した場合、正しくデータが書込
めているので、変数Ａを１増加し（ステップ911）、書
込みの最終アドレスかをチェックし（ステップ912）、
再度データ書込み処理を行うか、正常終了する。
さらに実際のプログラマでは、上記書込み処理を行なう
前に、リード動作を用いてデータが書込まれていないこ
との確認（ブランクチェック）、上記書込み処理後にリ
ード動作を用いて正しくデータが読みだせることを確認
する処理が加えられる。
前に、リード動作を用いてデータが書込まれていないこ
との確認（ブランクチェック）、上記書込み処理後にリ
ード動作を用いて正しくデータが読みだせることを確認
する処理が加えられる。
第５図は、第７図を模式的にあらわしたものであり、プ
ログラマ１およびデバイス３′内には、アドレスバス４
−１、４−３、リード信号５−１、５−３、ライト信号
６−１、６−３、データバス７−１、７−３のみを示し
ている（アドレスバスとデータバスは複数の信号を斜線
入りの１本の線で表わしている）。デバイス３′へデー
タを書込む場合はプログラマ１はアドレスバス４−１へ
データを書込みたいアドレスを、またデータバス７−１
へ書込むデータを印加し、ライト信号６−１をアクティ
ブとしデータを書込む。またデバイス３′からデータを
読み取る場合、プログラマ１は、アドレスバス４−１へ
読み出したいアドレスを印加しリード信号５−１をアク
ティブとすることによってデータバス７−１へ出力され
たデータを読み取ることができる。例えば、前記UVPROM
は、15本のアドレスバスと、８本のデータバスを持って
いる汎用のPROMデバイスである。
ログラマ１およびデバイス３′内には、アドレスバス４
−１、４−３、リード信号５−１、５−３、ライト信号
６−１、６−３、データバス７−１、７−３のみを示し
ている（アドレスバスとデータバスは複数の信号を斜線
入りの１本の線で表わしている）。デバイス３′へデー
タを書込む場合はプログラマ１はアドレスバス４−１へ
データを書込みたいアドレスを、またデータバス７−１
へ書込むデータを印加し、ライト信号６−１をアクティ
ブとしデータを書込む。またデバイス３′からデータを
読み取る場合、プログラマ１は、アドレスバス４−１へ
読み出したいアドレスを印加しリード信号５−１をアク
ティブとすることによってデータバス７−１へ出力され
たデータを読み取ることができる。例えば、前記UVPROM
は、15本のアドレスバスと、８本のデータバスを持って
いる汎用のPROMデバイスである。
第10図は、PROMデバイスを内蔵したマイコンの内部機能
ブロック図である。このデバイス３は、PROM3003と、中
央処理装置（CPU）3000と、RAM3001と、マイコンの外部
とのインタフェース信号を有しているI/O3002とを具備
する。このPROM部分へのデータ書込みを行なうためには
従来、専用のPROMプログラマを用いていたが、ユーザに
おける多重設備投資を避けるために上記UVPROMのような
汎用PORMと同一手順でリード／ライト可能な仕様とし、
ピン接続を変換するアダプタのみ用いることで書込みが
できるようになってきた。このようなPROMデバイス（PR
OM内蔵マイコン等）は、書込み手順は汎用PROMと同一で
あるが、記憶容量は通常汎用PROMよりも小さくなってい
る。例えば、16Kバイトの容量のPROM内蔵マイコンで、
前記UVPROMと同一の手順で制御可能なものを考える。上
記マイコン16Kバイトの記憶容量しか持っていないので
アドレスバスは14本、データバスは８本ある。
ブロック図である。このデバイス３は、PROM3003と、中
央処理装置（CPU）3000と、RAM3001と、マイコンの外部
とのインタフェース信号を有しているI/O3002とを具備
する。このPROM部分へのデータ書込みを行なうためには
従来、専用のPROMプログラマを用いていたが、ユーザに
おける多重設備投資を避けるために上記UVPROMのような
汎用PORMと同一手順でリード／ライト可能な仕様とし、
ピン接続を変換するアダプタのみ用いることで書込みが
できるようになってきた。このようなPROMデバイス（PR
OM内蔵マイコン等）は、書込み手順は汎用PROMと同一で
あるが、記憶容量は通常汎用PROMよりも小さくなってい
る。例えば、16Kバイトの容量のPROM内蔵マイコンで、
前記UVPROMと同一の手順で制御可能なものを考える。上
記マイコン16Kバイトの記憶容量しか持っていないので
アドレスバスは14本、データバスは８本ある。
このようにPROMプログラマが直接サポートしていないデ
バイスの場合、第６図に示すように、PROMプログラマ用
アダプタ２′を介してプログラマ１とデバイス３を接続
する。
バイスの場合、第６図に示すように、PROMプログラマ用
アダプタ２′を介してプログラマ１とデバイス３を接続
する。
第11図に前記UVPROMをサポートするPROMプログラマ１と
アダプタ２′、上記例のデバイス３の接続詳細を示す。
この場合、A14が接続されないだけで、残りの信号はす
べてデバイス３へ接続されている。
アダプタ２′、上記例のデバイス３の接続詳細を示す。
この場合、A14が接続されないだけで、残りの信号はす
べてデバイス３へ接続されている。
第４図は、このようなアダプタ２′で接続した場合、PR
OMプログラマ１がサポートするプログラマのメモリ空間
（バッファメモリ空間）であるプログラマ空間100とデ
バイスのサポートするメモリ空間であるデバイス空間10
1との関係を示している。プログラマ空間100は32Kワー
ドなので0000〜7FFFまでのアドレスを持っている。PROM
空間102はデバイスの中にあるプログラミングされるメ
モリ、イメージ空間104はデバイスがプログラマ空間100
をデバイスがアドレスをフルデコードしていないために
生じるイメージ空間（すなわち本空間へのアクセスはPR
OM空間102の区間へのアクセスとなる。）を表わしてい
る。PROM空間102は16Kワードなどで0000〜3FFFのアドレ
スを、イメージ空間104は4000〜7FFFのアドレス持って
いる。例えばプログラマがイメージ空間104である4000
のアドレスにアクセスすると、デバイス３′のアドレス
0000へのアクセスになる。
OMプログラマ１がサポートするプログラマのメモリ空間
（バッファメモリ空間）であるプログラマ空間100とデ
バイスのサポートするメモリ空間であるデバイス空間10
1との関係を示している。プログラマ空間100は32Kワー
ドなので0000〜7FFFまでのアドレスを持っている。PROM
空間102はデバイスの中にあるプログラミングされるメ
モリ、イメージ空間104はデバイスがプログラマ空間100
をデバイスがアドレスをフルデコードしていないために
生じるイメージ空間（すなわち本空間へのアクセスはPR
OM空間102の区間へのアクセスとなる。）を表わしてい
る。PROM空間102は16Kワードなどで0000〜3FFFのアドレ
スを、イメージ空間104は4000〜7FFFのアドレス持って
いる。例えばプログラマがイメージ空間104である4000
のアドレスにアクセスすると、デバイス３′のアドレス
0000へのアクセスになる。
またプログラマ１は通常データを書込む場合、まずデバ
イス３が消去状態であるかどうかをプログラマ空間100
すべてについてチェックし（実際にはプログラマ空間10
0すべてにわたってデバイスのデータを読み出し読み出
されたデータが所定の消去状態データ、０または１であ
ることを確認する。以下ブランクチェックと称す
る。）、次にプログラマ空間100のデータをデバイス３
へ順次書き込んでゆく（以下プログラミングと称す
る。）。書き込みが終了したならば、最後にデバイス３
からデータを順次読み出し、プログラマ空間100のデー
タと読み出されたデータとを比較して、デバイスにデー
タが正しく書き込まれたかをチェックする（以下ベリフ
ァイと称す。）。
イス３が消去状態であるかどうかをプログラマ空間100
すべてについてチェックし（実際にはプログラマ空間10
0すべてにわたってデバイスのデータを読み出し読み出
されたデータが所定の消去状態データ、０または１であ
ることを確認する。以下ブランクチェックと称す
る。）、次にプログラマ空間100のデータをデバイス３
へ順次書き込んでゆく（以下プログラミングと称す
る。）。書き込みが終了したならば、最後にデバイス３
からデータを順次読み出し、プログラマ空間100のデー
タと読み出されたデータとを比較して、デバイスにデー
タが正しく書き込まれたかをチェックする（以下ベリフ
ァイと称す。）。
上述した従来のアダプタではプログラマ空間100をデバ
イス空間101がフルデコードしていないためにプログラ
マ１が通常の動作手順で動作した場合、次に示すような
不具合が生じることになる。まず、プログラマ１がブラ
ンクチェックをする。この場合、プログラマ１はプログ
ラマ空間100すべてにわたってブランクチェックを行な
うが、デバイス空間101の内の空間102ではそこへ割り当
てられているPROM空間102が読み出されるが、読み出さ
れるデータはデバイスの消去状態のデータであり、問題
なく動作する。また、イメージ空間104でもPROM空間102
が読み出されるためデバイスの消去状態のデータが読み
出され特に問題なく動作する。次にプログラミングの場
合、PROM空間102では通常の書き込みと全く同じで問題
なく動作する。しかしイメージ空間104に入るとPROM空
間102が見えるため、プログラマ空間100−２′の部分の
データがデバイス空間101、すなわちPROM空間102に追加
してデータが書き込まれてしまい、正しく書き込まれて
いたデータが破壊されてしまうことになる。またこの場
合当然ベリファイではデータが破壊されているためチェ
ック結果は不良となってしまう。またデバイスの特性に
よっては空間100−２′に消去状態のデータをセットし
ておくことによって、プログラミングでデータを破壊す
ることは避けることができる場合もあるが、この場合、
ベリファイ動作でイメージ空間104を読み出した時はPRO
M空間102が読み出され、すなわち、既に書き込まれたデ
ータが読み出され、空間100−２′にセットされている
消去状態のデータとは異なったものとなり正しくデータ
が書き込まれているにもかかわらずエラーとして処理さ
れてしまうことになる。
イス空間101がフルデコードしていないためにプログラ
マ１が通常の動作手順で動作した場合、次に示すような
不具合が生じることになる。まず、プログラマ１がブラ
ンクチェックをする。この場合、プログラマ１はプログ
ラマ空間100すべてにわたってブランクチェックを行な
うが、デバイス空間101の内の空間102ではそこへ割り当
てられているPROM空間102が読み出されるが、読み出さ
れるデータはデバイスの消去状態のデータであり、問題
なく動作する。また、イメージ空間104でもPROM空間102
が読み出されるためデバイスの消去状態のデータが読み
出され特に問題なく動作する。次にプログラミングの場
合、PROM空間102では通常の書き込みと全く同じで問題
なく動作する。しかしイメージ空間104に入るとPROM空
間102が見えるため、プログラマ空間100−２′の部分の
データがデバイス空間101、すなわちPROM空間102に追加
してデータが書き込まれてしまい、正しく書き込まれて
いたデータが破壊されてしまうことになる。またこの場
合当然ベリファイではデータが破壊されているためチェ
ック結果は不良となってしまう。またデバイスの特性に
よっては空間100−２′に消去状態のデータをセットし
ておくことによって、プログラミングでデータを破壊す
ることは避けることができる場合もあるが、この場合、
ベリファイ動作でイメージ空間104を読み出した時はPRO
M空間102が読み出され、すなわち、既に書き込まれたデ
ータが読み出され、空間100−２′にセットされている
消去状態のデータとは異なったものとなり正しくデータ
が書き込まれているにもかかわらずエラーとして処理さ
れてしまうことになる。
以上のように従来のアダプタではデバイスに書き込むデ
ータを破壊してしまう。あるいは正常に動作したにもか
かわらずエラーとして処理してしまうといった欠点があ
る。
ータを破壊してしまう。あるいは正常に動作したにもか
かわらずエラーとして処理してしまうといった欠点があ
る。
本発明のPROMプログラマ用アダプタは、アドレスバスに
アドレスを印加し、直接制御可能な第１のデバイスが要
求する手順に従ってリード信号とライト信号を含む制御
信号を制御することによってデータバス上にあるデータ
を書込み、あるいはデータバスへのデータの読み出しを
行うことができるPROMプログラマと、そのPROMプログラ
マが前記第１のデバイスと同じ手順でプログラミング可
能であるが記憶容量が前記第１のデバイスよりも小さな
第２のデバイスとを接続するPROMプログラマ用アダプタ
において、前記PROMプログラマが出力するアドレスを前
記第２のデバイスが記憶できるアドレスではアクティ
ブ、記憶できないアドレスではインアクティブとなるア
ドレスデコーダと、前記PROMプログラマと前記第２のデ
バイス間のデータバスに直列に接続された複数の３ステ
ートバッファと、 前記第２のデバイスが消去状態で外部に出力するデータ
を作る回路と、前記アドレスデコードがアクティブの場
合、前記PROMプログラマの制御信号をそのまま印加し、
リード動作の場合前記３ステートバッファのうちの前記
第２のデバイスから前記PROMプログラマへ信号を伝達す
る３ステートバッファを、ライト動作の場合前記３ステ
ートバッファのうちの前記PROMプログラマから前記第２
のデバイスへ信号を伝達する３ステートバッファをアク
ティブとし、前記アドレスデコーダがインアクティブの
場合、ライト信号をマスクし、前記第２のデバイスへの
書込み動作を行なわないようにし、リード動作の場合、
前記消去状態のデータをデータバスを通じて前記PROMプ
ログラマへ出力するように制御する論理回路とを具備す
ることを特徴とする。
アドレスを印加し、直接制御可能な第１のデバイスが要
求する手順に従ってリード信号とライト信号を含む制御
信号を制御することによってデータバス上にあるデータ
を書込み、あるいはデータバスへのデータの読み出しを
行うことができるPROMプログラマと、そのPROMプログラ
マが前記第１のデバイスと同じ手順でプログラミング可
能であるが記憶容量が前記第１のデバイスよりも小さな
第２のデバイスとを接続するPROMプログラマ用アダプタ
において、前記PROMプログラマが出力するアドレスを前
記第２のデバイスが記憶できるアドレスではアクティ
ブ、記憶できないアドレスではインアクティブとなるア
ドレスデコーダと、前記PROMプログラマと前記第２のデ
バイス間のデータバスに直列に接続された複数の３ステ
ートバッファと、 前記第２のデバイスが消去状態で外部に出力するデータ
を作る回路と、前記アドレスデコードがアクティブの場
合、前記PROMプログラマの制御信号をそのまま印加し、
リード動作の場合前記３ステートバッファのうちの前記
第２のデバイスから前記PROMプログラマへ信号を伝達す
る３ステートバッファを、ライト動作の場合前記３ステ
ートバッファのうちの前記PROMプログラマから前記第２
のデバイスへ信号を伝達する３ステートバッファをアク
ティブとし、前記アドレスデコーダがインアクティブの
場合、ライト信号をマスクし、前記第２のデバイスへの
書込み動作を行なわないようにし、リード動作の場合、
前記消去状態のデータをデータバスを通じて前記PROMプ
ログラマへ出力するように制御する論理回路とを具備す
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図を表わして
いる。アダプタ２は、プログラマ１とデバイス３とに接
続される。この実施例ではデバイス３の消去状態のデー
タは０としている。アドレスデコーダ８は、デバイス３
がサポートするアドレス空間、即ち、PROM空間を指して
いる場合アクティブとなる信号を出力する。インバータ
ゲート９はデコーダ出力を反転している。アンドゲート
10−1,10−2,10−３はリード信号、ライト信号とデコー
ダ出力とによって各回路を動作させる信号を発生させて
いる。３ステートバッファ11−1,11−2,11−３はアンド
ゲート10−1,10−2,10−３からの信号によってデータバ
スとデバイスを接続したり、切り離したりする。
いる。アダプタ２は、プログラマ１とデバイス３とに接
続される。この実施例ではデバイス３の消去状態のデー
タは０としている。アドレスデコーダ８は、デバイス３
がサポートするアドレス空間、即ち、PROM空間を指して
いる場合アクティブとなる信号を出力する。インバータ
ゲート９はデコーダ出力を反転している。アンドゲート
10−1,10−2,10−３はリード信号、ライト信号とデコー
ダ出力とによって各回路を動作させる信号を発生させて
いる。３ステートバッファ11−1,11−2,11−３はアンド
ゲート10−1,10−2,10−３からの信号によってデータバ
スとデバイスを接続したり、切り離したりする。
本実施例における動作を第３図を参照して説明する。第
３図は、プログラマ１の空間100と、デバイス空間101
と、デバイス３の内PROM空間102と、PROMが割り当てら
れていないブランクデータ空間103との関係を表わして
いる。プログラマ空間100−1,100−２はそれぞれPROM空
間102,ブランクデータ空間103に対応する。
３図は、プログラマ１の空間100と、デバイス空間101
と、デバイス３の内PROM空間102と、PROMが割り当てら
れていないブランクデータ空間103との関係を表わして
いる。プログラマ空間100−1,100−２はそれぞれPROM空
間102,ブランクデータ空間103に対応する。
先に説明したようにプログラマ１はブランクチェックを
行なうためにデバイス空間101を順次読み出してゆく。P
ROM空間102では、アドレスバス４−1,4−2,4−３にはPR
OM空間102を指すアドレスがセットされており、アドレ
スデコーダ８はアクティブ信号を出し、リード信号５−
1,5−2,5−３がアクテイブとなりアンドゲート10−２が
アクティブ信号を出力する。これによって３ステートバ
ッファ11−２がオープンされデバイス３のデータバス７
−３がプログラマのデータバス７−１へ接続される。す
なわちデバイスのPROM空間がそのまま読み出されるため
に、デバイスが消去状態か、既に書き込まれたものかを
チェックすることができる。次に空間103にはいるとア
ドレスデコーダ８はノンアクティブとなりそれによって
アンドゲート10−２もノンアクティブとなり、３ステー
トバーファ11−２がクローズされ、デバイス３のデータ
バスが、プログラマのデータバスから切り離される。か
わって、インバータゲート９によって反転され、アンド
ゲート10−１がアクティブとなり、３ステートバッファ
11−１がオープンされ、０のデータすなわち消去状態の
データがプログラマのデータバス７−１へ接続されるこ
とになり、空間103では必ずブランクデータが読み出さ
れ、ブランクチェックは問題なく動作する。
行なうためにデバイス空間101を順次読み出してゆく。P
ROM空間102では、アドレスバス４−1,4−2,4−３にはPR
OM空間102を指すアドレスがセットされており、アドレ
スデコーダ８はアクティブ信号を出し、リード信号５−
1,5−2,5−３がアクテイブとなりアンドゲート10−２が
アクティブ信号を出力する。これによって３ステートバ
ッファ11−２がオープンされデバイス３のデータバス７
−３がプログラマのデータバス７−１へ接続される。す
なわちデバイスのPROM空間がそのまま読み出されるため
に、デバイスが消去状態か、既に書き込まれたものかを
チェックすることができる。次に空間103にはいるとア
ドレスデコーダ８はノンアクティブとなりそれによって
アンドゲート10−２もノンアクティブとなり、３ステー
トバーファ11−２がクローズされ、デバイス３のデータ
バスが、プログラマのデータバスから切り離される。か
わって、インバータゲート９によって反転され、アンド
ゲート10−１がアクティブとなり、３ステートバッファ
11−１がオープンされ、０のデータすなわち消去状態の
データがプログラマのデータバス７−１へ接続されるこ
とになり、空間103では必ずブランクデータが読み出さ
れ、ブランクチェックは問題なく動作する。
次にプログラム動作を行うときは、空間100−１へ書き
込みたいデータを、空間100−２へ消去状態のデータを
セットしておく。まずPROM空間102ではアドレスバス４
−２にはPROM空間102を指すアドレスがセットされてお
り、アドレスデコーダ８はアクティブ信号を出力し、ラ
イト信号６−１がアクティブとなってアンドゲート10−
３がアクティブとなり、ライト信号６−３がアクティブ
となり、デバイス３は書込みモードとなる。またライト
信号６−３は３ステートバッファ11−３のゲートにも接
続されており、PROM空間への書込み動作の場合、３ステ
ートバッファ11−３がオープンされプログラマ１のデー
タバス７−１がデバイス３のデータバス７−３へ接続さ
れる。また、アドレスがブランク空間103の場合、アド
レスデコーダ８はノンアクティブとなり、３ステートバ
ッファ11−３はクローズされ、プログラマ１のデータバ
ス７−１がデバイス３から切り離され、かつ、アンドゲ
ート10−３がノンアクティブとなるため、デバイス３は
書込み動作を行わないことになる。
込みたいデータを、空間100−２へ消去状態のデータを
セットしておく。まずPROM空間102ではアドレスバス４
−２にはPROM空間102を指すアドレスがセットされてお
り、アドレスデコーダ８はアクティブ信号を出力し、ラ
イト信号６−１がアクティブとなってアンドゲート10−
３がアクティブとなり、ライト信号６−３がアクティブ
となり、デバイス３は書込みモードとなる。またライト
信号６−３は３ステートバッファ11−３のゲートにも接
続されており、PROM空間への書込み動作の場合、３ステ
ートバッファ11−３がオープンされプログラマ１のデー
タバス７−１がデバイス３のデータバス７−３へ接続さ
れる。また、アドレスがブランク空間103の場合、アド
レスデコーダ８はノンアクティブとなり、３ステートバ
ッファ11−３はクローズされ、プログラマ１のデータバ
ス７−１がデバイス３から切り離され、かつ、アンドゲ
ート10−３がノンアクティブとなるため、デバイス３は
書込み動作を行わないことになる。
最後にベリファイ動作では、ブランクチェックで説明し
たようにPROM空間102ではデバイス３がプログラマ１に
接続され、ブランクデータ空間103では消去状態のデー
タが出力されることになる。このように読み出されたデ
ータはプログラマ空間100のデータと比較されるが、先
に述べたとおり、この空間100−１には書込みたいデー
タが、空間100−２にはブランクデータがセットされて
いるために比較結果も問題ないことになり、ベリファイ
動作を正常に動作することになる。
たようにPROM空間102ではデバイス３がプログラマ１に
接続され、ブランクデータ空間103では消去状態のデー
タが出力されることになる。このように読み出されたデ
ータはプログラマ空間100のデータと比較されるが、先
に述べたとおり、この空間100−１には書込みたいデー
タが、空間100−２にはブランクデータがセットされて
いるために比較結果も問題ないことになり、ベリファイ
動作を正常に動作することになる。
本実施例ではPROM空間がデバイス空間の前半に固まって
いるものを示しているが、デバイスのPROM空間はこのよ
うになる必要はなく、アドレスデコーダ８はアドレスが
PROM空間を指しているときにアクティブとなれば、デバ
イス空間の中でどこに割り当てられていてもよい。
いるものを示しているが、デバイスのPROM空間はこのよ
うになる必要はなく、アドレスデコーダ８はアドレスが
PROM空間を指しているときにアクティブとなれば、デバ
イス空間の中でどこに割り当てられていてもよい。
第２図は本発明の第２の実施例を表わしている。本実施
例ではデバイス３の消去状態のデータは１としている。
また、デバイス空間の内PROM空間はプログラマ空間に対
して半分とし、PROM空間はその前半を占めるものとして
いる。本実施例ではPROM空間がデバイス空間の前半を占
めているという条件から特にアドレスデコーダを設けて
いないが、最上位アドレス線12によってPROM空間とブラ
ンクデータ空間とを識別している。すなわち、アドレス
バス４−２がPROM空間を指している場合、最上位アドレ
ス線12はノンアクティブ状態に、またブランクデータ空
間を指している場合、アクティブ状態になる。この場合
インバータゲート９′は第１の実施例におけるインバー
タゲート９と丁度反対の動作となっている（すなわち最
上位アドレス線12は第１図のアドレスデコーダ８の出力
線と論理が反転している。）。また本実施例ではデバイ
ス３の消去状態でのデータは１としているので、特に３
ステートバッファを介して消去状態のデータを印加せず
に、ブランクデータ空間の読み出し時は、３ステートバ
ッファ11−２をハイインピーダンスにすることによっ
て、プルアップ抵抗器13からの信号によって消去状態の
データすなわち１をプログラマのデータバス７−１へ印
加する構成となっている。その他の部分の動作および全
体の動作は第１の実施例と同じである。
例ではデバイス３の消去状態のデータは１としている。
また、デバイス空間の内PROM空間はプログラマ空間に対
して半分とし、PROM空間はその前半を占めるものとして
いる。本実施例ではPROM空間がデバイス空間の前半を占
めているという条件から特にアドレスデコーダを設けて
いないが、最上位アドレス線12によってPROM空間とブラ
ンクデータ空間とを識別している。すなわち、アドレス
バス４−２がPROM空間を指している場合、最上位アドレ
ス線12はノンアクティブ状態に、またブランクデータ空
間を指している場合、アクティブ状態になる。この場合
インバータゲート９′は第１の実施例におけるインバー
タゲート９と丁度反対の動作となっている（すなわち最
上位アドレス線12は第１図のアドレスデコーダ８の出力
線と論理が反転している。）。また本実施例ではデバイ
ス３の消去状態でのデータは１としているので、特に３
ステートバッファを介して消去状態のデータを印加せず
に、ブランクデータ空間の読み出し時は、３ステートバ
ッファ11−２をハイインピーダンスにすることによっ
て、プルアップ抵抗器13からの信号によって消去状態の
データすなわち１をプログラマのデータバス７−１へ印
加する構成となっている。その他の部分の動作および全
体の動作は第１の実施例と同じである。
以上説明ように本発明は、アドレスデコーダとデータバ
スを制御するトライステートバッファと消去状態のデー
タを出力する回路とこれらの回路を制御するための各種
ゲートとを有することによって、プログラマが直接サポ
ートしていないデバイスに対してもエラーを発生するこ
となくデータを書込むことができる効果を奏する。
スを制御するトライステートバッファと消去状態のデー
タを出力する回路とこれらの回路を制御するための各種
ゲートとを有することによって、プログラマが直接サポ
ートしていないデバイスに対してもエラーを発生するこ
となくデータを書込むことができる効果を奏する。
【図面の簡単な説明】 第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は第１図，
第２図における動作を表わすメモリ空間の関係図、第４
図は従来例の動作を表わすメモリ空間の関係図、第５
図，第６図は従来例の接続図、第７図は従来例でのPROM
プログラマとPROMデバイスを示すブロック図、第８図は
UVPROMの動作モードを示す図、第９図は従来のPROMプロ
グラマの書込み手順を表すフローチャート、第10図は従
来のPROMプログラマが直接サポートしていないデバイス
を例示するブロック図、第11図は従来例のブロック図で
ある。 １……プログラマ、２……アダプタ、３……デバイス、
３′……プログラマのサポートするデバイス、４−1,4
−2,4−３……アドレスバス、５−1,5−2,5−３……リ
ード信号、６−1,6−2,6−３……ライト信号、７−1,7
−2,7−３……データバス、８……アドレスデコーダ、
９……インバータゲート、９′……インバータゲート、
10−1,10−2,10−３……アンドゲート、11−1,11−2,11
−３……３ステートバッファ、12……最上位アドレス
線、13……プルアップ抵抗器、100……プログラマ空
間、101……デバイス空間、102……PROM空間、103……
ブランクデータ空間、104……イメージ空間、100−１…
…プログラマ空間、100−２……プログラマ空間、100−
２′……プログラマ空間、1000……CPU（PROMプログラ
マ用）、1001……制御プログラム（PROMプログラマ
用）、1002……入出力装置（PROMプログラマ用）、1003
……データバッファメモリ、1004……PROMプログラム制
御回路、3000……CPU、3001……RAM、3002……I/O、300
3……PROM。
本発明の第２の実施例のブロック図、第３図は第１図，
第２図における動作を表わすメモリ空間の関係図、第４
図は従来例の動作を表わすメモリ空間の関係図、第５
図，第６図は従来例の接続図、第７図は従来例でのPROM
プログラマとPROMデバイスを示すブロック図、第８図は
UVPROMの動作モードを示す図、第９図は従来のPROMプロ
グラマの書込み手順を表すフローチャート、第10図は従
来のPROMプログラマが直接サポートしていないデバイス
を例示するブロック図、第11図は従来例のブロック図で
ある。 １……プログラマ、２……アダプタ、３……デバイス、
３′……プログラマのサポートするデバイス、４−1,4
−2,4−３……アドレスバス、５−1,5−2,5−３……リ
ード信号、６−1,6−2,6−３……ライト信号、７−1,7
−2,7−３……データバス、８……アドレスデコーダ、
９……インバータゲート、９′……インバータゲート、
10−1,10−2,10−３……アンドゲート、11−1,11−2,11
−３……３ステートバッファ、12……最上位アドレス
線、13……プルアップ抵抗器、100……プログラマ空
間、101……デバイス空間、102……PROM空間、103……
ブランクデータ空間、104……イメージ空間、100−１…
…プログラマ空間、100−２……プログラマ空間、100−
２′……プログラマ空間、1000……CPU（PROMプログラ
マ用）、1001……制御プログラム（PROMプログラマ
用）、1002……入出力装置（PROMプログラマ用）、1003
……データバッファメモリ、1004……PROMプログラム制
御回路、3000……CPU、3001……RAM、3002……I/O、300
3……PROM。
Claims (1)
- 【請求項１】アドレスバスにアドレスを印加し、直接制
御可能な第１のデバイスが要求する手順に従ってリード
信号とライト信号を含む制御信号を制御することによっ
てデータバス上にあるデータを書込み、あるいはデータ
バスへのデータの読み出しを行うことができるPROMプロ
グラマと、そのPROMプログラマが前記第１のデバイスと
同じ手順でプログラミング可能であるが記憶容量が前記
第１のデバイスよりも小さな第２のデバイスとを接続す
るPROMプログラマ用アダプタにおいて、前記PROMプログ
ラマが出力するアドレスを前記第２のデバイスが記憶で
きるアドレスではアクティブ、記憶できないアドレスで
はインアクティブとなるアドレスデコーダと、前記PROM
プログラマと前記第２のデバイス間のデータバスに直列
に接続された複数の３ステートバッファと、 前記第２のデバイスが消去状態で外部に出力するデータ
を作る回路と、 前記アドレスデコーダがアクティブの場合、前記PROMプ
ログラマの制御信号をそのまま印加し、リード動作の場
合前記３ステートバッファのうちの前記第２のデバイス
から前記PROMプログラマへ信号を伝達する３ステートバ
ッファを、ライト動作の場合前記３ステートバッファの
うちの前記PROMプログラマから前記第２のデバイスへ信
号を伝達する３ステートバッファをアクティブとし、前
記アドレスデコーダがインアクティブの場合、ライト信
号をマスクし、前記第２のデバイスへの書込み動作を行
なわないようにし、リード動作の場合、前記消去状態の
データをデータバスを通じて前記PROMプログラマへ出力
するように制御する論理回路とを具備することを特徴と
するPROMプログラマ用アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268478A JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268478A JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109595A JPH01109595A (ja) | 1989-04-26 |
| JPH0719476B2 true JPH0719476B2 (ja) | 1995-03-06 |
Family
ID=17459050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268478A Expired - Lifetime JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719476B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166097A (ja) * | 1986-12-27 | 1988-07-09 | Silver Seiko Ltd | ロムライタカ−トリツジ |
-
1987
- 1987-10-23 JP JP62268478A patent/JPH0719476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109595A (ja) | 1989-04-26 |
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