JPH07183916A

JPH07183916A - 多重通信回線データサンプリング回路

Info

Publication number: JPH07183916A
Application number: JP32440993A
Authority: JP
Inventors: Koji Suzuki; 浩二鈴木; Mitsunari Oya; 充也大家
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21
Anticipated expiration: 2017-01-21
Also published as: JP3249270B2

Abstract

(57)【要約】【目的】信号線の浮遊容量の影響を少なくして誤動作
を減らす。【構成】ＰＷＭパルスＩＮがエッジ検出回路４０に入
力すると、リングカウンタ５０のリセット入力端子ＲＡ
にＰＷＭパルス検出信号Ｓ４２が入力し、リングカウン
タ５０がリセットされる。ＰＷＭパルスＩＮは、ＲＳ−
ＦＦ７３がリセット状態であれば、リングカウンタ５０
の出力信号Ｓ５０ｂによりサンプルされ、デコード信号
ＤＳ１を出力する。次に、デコード出力信号ＤＳ１を処
理するタイミングの早いＰＷＭパルスＩＮが入力される
と、ＰＷＭパルス復調シーケンサ６０の予測デコード信
号ＤＳ２が出力され、ＲＳ−ＦＦ７３がセットされ、セ
レクタ７１が、ＰＷＭパルスＩＮのサンプルクロックを
リングカウンタ５０の出力信号Ｓ５０ｂから出力信号Ｓ
５０ａに切り替える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、互いに隔たった複数の
装置（ノード）を結合して情報交換するための多重通信
回線システム、例えば、車両内のドアロック制御システ
ム、ライト制御システム、ナビゲーションシステム等の
ネットワーク、及び自動販売機の集中管理システム等に
用いられ、特に回線に接続される各ノードにおける多重
通信バスのデータサンプリング回路に関するものであ
る。

【０００２】

【従来の技術】図２は、従来の多重通信システムの概略
の構成図である。多重通信に使用する伝送データのビッ
トフォーマットとしては、変調をかけないＮＲＺ方式
や、パルス幅変調をかけたＰＷＭ方式がある。ここで
は、このＰＷＭ方式を例にとり説明する。この多重通信
システムは、２本のワイヤ（ツイストペア線）によりネ
ットワークを構成した差動型バス構造となっており、Ｂ
ＵＳ（−）線１、及びＢＵＳ（＋）線２を有している。
ＢＵＳ（−）線１はプルアップ抵抗３を介して電源電位
ＶＤＤに、ＢＵＳ（＋）線２はプルダウン抵抗４を介し
て接地電位ＧＮＤに、それぞれ接続されている。ＢＵＳ
（−）線１、及びＢＵＳ（＋）線２のデュアルワイヤに
は、複数の装置（ノード）１０−１，１０−２，…１０
−ｎがワイヤードアンド論理で接続されている。各ノー
ド１０−１，１０−２，…１０−ｎは、ＢＵＳ（−）線
１、及びＢＵＳ（＋）線２上のデータを取り込む受信回
路１１、ＰＷＭパルスをサンプルし、そのパルス幅に応
じて種々のデコード信号を出力するＰＷＭパルス復調回
路１２、そのデコード信号をプログラムによって処理す
る中央処理装置（Central Processing Unit,以下、ＣＰ
Ｕという）１３、及びＣＰＵ１３の処理結果をパルス幅
変調して出力するＰＷＭ変調回路１４を備え、それぞれ
データを送受信することが可能な構成になっている。

【０００３】受信回路１１は、ＢＵＳ（−）線１及びＢ
ＵＳ（＋）線２上のディジタルデータを受信してＰＷＭ
パルス復調回路１２へ与える回路であり、出力端子がＰ
ＷＭパルス復調回路１２に接続されている。ＰＷＭパル
ス復調回路１２は、前記多重通信回線上のＰＷＭパルス
を取り込み、そのＰＷＭパルスの幅に応じてデコード信
号を出力する回路であり、出力端子がＣＰＵ１３に接続
されている。ＣＰＵ１３は、ＰＷＭパルス復調回路１２
のデコード信号をプログラムによって処理する回路であ
り、出力端子がＰＷＭ変調回路１４に接続されている。
ＰＷＭ変調回路１４は、各トランジスタ１５−１〜１５
−ｎ，１６−１〜１６−ｎをそれぞれ駆動するための送
信データを生成する図示しない送信データ生成回路、及
びエンコーダ回路等で構成され、ＣＰＵ１３の出力信号
のパルス幅変調を行い、各トランジスタ１５−１〜１５
−ｎ，１６−１〜１６−ｎをそれぞれ駆動する回路であ
る。各トランジスタ１５−１〜１５−ｎ，１６−１〜１
６−ｎは、各ＰＷＭ変調回路１４の出力制御信号でそれ
ぞれ駆動されてディジタルデータをＢＵＳ（−）線１及
びＢＵＳ（＋）線２へ出力するトランジスタであり、そ
の一方のトランジスタ１５−１〜１５−ｎのコレクタが
ＢＵＳ（−）線１に、エミッタがＧＮＤに、それぞれ接
続されている。他方のトランジスタ１６−１〜１６−ｎ
のエミッタはＶＤＤに、コレクタはＢＵＳ（＋）線２
に、それぞれ接続されている。

【０００４】図３は、図２中のＰＷＭパルス復調回路１
２の概略の構成図である。このＰＷＭパルス復調回路１
２は、前記多重通信回線上のバスアイドル状態（パッシ
ブステート）からアクティブ状態（ドミナントステー
ト）への変化を検出するＰＷＭパルス検出回路２０を有
している。ＰＷＭパルス検出回路２０は、遅延フリップ
フロップ（以下、Ｄ−ＦＦという）２１及び２入力ＡＮ
Ｄゲート２２を備えている。ＰＷＭパルス検出回路２０
の出力側は、リングカウンタ３１のリセット入力端子Ｒ
に接続されている。リングカウンタ３１は、クロック信
号ＣＬＫにより動作し、ＰＷＭパルス検出回路２０によ
るエッジ検出結果に同期してサンプリング信号を生成す
る回路である。リングカウンタ３１の出力側は、ＰＷＭ
パルス復調シーケンサ３２のクロック信号入力端子ＣＫ
にサンプリングクロックとして接続されている。ＰＷＭ
パルス復調シーケンサ３２は、リングカウンタ３１によ
り生成されたサンプリング信号で前記ＰＷＭパルスＩＮ
を一定の小時間単位ごとにサンプルして、そのサンプル
の結果の組み合わせに応じてデコード信号ＤＳを出力す
る回路である。一般に、リングカウンタ３１のタイミン
グ信号は一定の小時間単位の中央付近に設定されてい
る。

【０００５】次に、動作を説明する。通常動作時におい
ては、各ノード１０−１，１０−２，…１０−ｎ内の全
ての回路が動作状態になっており、ＢＵＳ（−）線１及
びＢＵＳ（＋）線２の状態を常にモニタしている。例え
ば、ノード１０−１からノード１０−２へデータを送信
する場合、該ノード１０−１内のトランジスタ１５−
１，１６−１によって送信先のアドレスやメッセージデ
ータ等をＢＵＳ（−）線１及びＢＵＳ（＋）線２へ出力
する。すると、ノード１０−２では、受信回路１１がＢ
ＵＳ（−）線１及びＢＵＳ（＋）線２上のデータを受信
し、その受信信号をＰＷＭパルス復調回路１２へ与え
る。ＰＷＭパルス復調回路１２では、受信回路１１の出
力をデコードし、ＣＰＵ１３へ入力する。ＣＰＵ１３
は、ノード１０−１からのデータが自己宛てのものか否
かを判断し、自己宛てのものであれば、当該メッセージ
データを継続受信し、又応答要求があれば、その応答信
号をＰＷＭ変調回路１４へ入力する。ＰＷＭ変調回路１
４は、前記応答信号をパルス幅変調し、トランジスタ１
５−２，１６−２によってノード１０−１へ返送する。

【０００６】ここで、ＰＷＭビットのビット情報を、復
調回路に取り込む（以下、サンプリングという）までの
詳細を説明する。一般に、シリアル通信で、調歩同期通
信をする場合、各通信ノードでボーレートを併せて通信
する。スタート信号を決め、データの立ち上がり或いは
立ち下がりをトリガとして、図９中の受信時の１データ
ビットのサンプルポイントｔｃとサンプリング周期ｔｒ
とを決定し、シリアルデータを所定のデータビット数だ
けサンプリングしていく。図９に一般的な調歩同期通信
の１バイト分通信のタイムチャートを示す。又、図９に
示すように、データサンプルするポイントは、データの
変化点に近い位置を避け、データビットのセンタの位置
でサンプリングしている。例えば、原振周期の１６倍の
周期でデータビット切り替わりが発生するような場合で
は、データビット切り替わりが発生してから原振周期の
８倍の時間が経過した後、即ちセンタ位置のときデータ
をサンプリングし、以降原振周期の１６倍のインタバル
（一定周期）で、順次データをサンプリングしていくこ
とになる。このようにして同期をとり、データを取り込
んでいく。前記サンプリング周期ｔｒは、リングカウン
タ等で構成し、一定周期でサンプルポイントを得る回路
構成となっており、ビットの中央打ち抜き（センタ位置
でのデータ取り込み）を実現している。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成の装置では、伝送データの波形鈍りが大きいと、正常
にデータサンプリングできなくなるという問題点があっ
た。例えば、多重通信によるシリアル伝送路等で無信号
状態であるバスアイドル状態は抵抗によりプルダウンさ
れ、信号伝送開始のときはトランジスタ等の駆動素子で
駆動して“Ｈ”へ立ち上げて通信をする。図８におい
て、駆動を終了すると、今度は、前記プルダウン抵抗で
“Ｌ”のバスアイドル状態に戻すことを繰り返し、ＰＷ
Ｍビット等を伝送する。ここで、多重通信バスに接続さ
れるノードが増加したり伝送線路が長くなると、寄生容
量値が増加し、前記プルダウン抵抗で“Ｌ”に戻る時間
が長くなる。換言すれば、トランジスタで駆動する
“Ｈ”へ変化する波形は立上がりが速いが、受動素子で
ある抵抗などでバス状態を“Ｌ”へ戻す波形は、寄生容
量によって遅延がかかり、図８の（２）に示すように波
形鈍りが発生する。そのため、調歩同期通信でデータビ
ットのセンタサンプリングを実施すると“Ｌ”に下がり
切らない過渡状態のバスレベルをサンプルしてしまうと
いう問題が生じていた。そのため、図８の（３）に示す
ように、サンプルポイントをデータビットのセンタ位置
からデータビットの最終エッジの方向へシフトさせたサ
ンプルポイントにしてサンプルすることが考えられる
が、この場合は、データサンプル完了から次のビットま
での時間余裕ｔ２が短くなるという欠点があり、次のビ
ットを送出するための送信制御において支障をきたす問
題が発生する。本発明は、従来技術が持っていた課題と
してバスラインの容量値が増大すると伝送信号の鈍りが
発生し、正常に通信できなくなるという問題点を除去す
るため、サンプルポイントを各ビット単位の１／２より
後方に設置し、伝送パルスの後縁側へシフトすると同時
に、受信データのデコード結果に基づき次のサンプルポ
イントを前記サンプルポイント位置に対して速い位置で
サンプルするようにし、パルスの鈍りに対する許容度を
大幅に改善した多重通信バスのデータサンプリング回路
を提供するものである。

【０００８】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ワイヤード・アンド論理により結合
される多重通信バスシステム中の多重通信回線データサ
ンプリング回路において、信号論理のアクティブを示す
ドミナント信号出力状態からパッシブ信号出力状態への
切り替わり目におけるパッシブ信号の第１のサンプルポ
イントを、伝送ビット単位時間の１／２より後縁側に配
置し、通信フレーム中の所定の箇所におけるパッシブ信
号を連続サンプリングする箇所のパッシブ信号の第２の
サンプルポイントを、前記第１のサンプルポイントより
伝送ビット単位時間の前縁側に配置している。第２の発
明では、第１の発明において、第１及び第２のサンプル
ポイントを発生する手段は、高レベルから低レベルへの
変化及び低レベルから高レベルへの変化をディジタル的
に検出するエッジ検出回路、該エッジ検出回路の検出出
力信号と同期をとって所定の周期のクロック信号を生成
するリングカウンタ、シリアルに順次入力される受信デ
ータを所定の通信ビットデータとして解読するデータ復
調回路、及び前記データ復調回路の出力信号に基づき前
記リングカウンタの複数の出力信号のうちの１つを次の
データサンプルポイントとして選択するセレクタとで、
構成している。

【０００９】

【作用】第１の発明によれば、以上のように多重通信回
線データサンプリング回路を構成したので、バス上デー
タのドミナント状態からパッシブ状態へ移行するステー
ジにおいてのパッシブ状態の受信は、伝送ビット単位の
後半でサンプルすることが可能となり、波形に鈍りを生
じても安定したサンプリングができ、又、伝送制御する
上で、早めにサンプリングする必要のある通信フレーム
中の所定の箇所については、例えば、パッシブ状態を連
続してサンプリングする箇所では波形鈍りはないため、
前記サンプルポイントより前よりの位置でサンプリング
することによって伝送制御を容易に、かつ効率よく実現
する。第２の発明によれば、サンプルポイント発生手段
は、バス上のパッシブからドミナント信号変化によるエ
ッジ検出によって同期のとられたリングカウンタで構成
され、複数の時間的ずれを有するサンプルクロックを生
成し、受信データの復調結果によって、通信フレーム中
のパッシブ状態が連続する箇所を判定し、その箇所で
は、前記複数のサンプルクロックのうちの１つを選択し
て実際のサンプルクロックとして使用し、他の通信フレ
ーム中、例えば、データフィールドにおいては、別のサ
ンプルクロックを選択する。従って、前記課題を解決で
きるのである。

【００１０】

【実施例】図１は、本発明の実施例を示すＰＷＭパルス
サンプリング回路の概略の回路図である。このＰＷＭパ
ルスサンプリング回路は、ＰＷＭパルスＩＮのパッシブ
からドミナントへの変化をとらえ、その結果を出力する
エッジ検出回路４０を有している。エッジ検出回路４０
は、Ｄ−ＦＦ４１及び２入力ＡＮＤゲート４２を備えて
いる。エッジ検出回路４０の出力側は、タイミング信号
発生手段であるリングカウンタ５０のリセット入力端子
ＲＡに接続されている。リングカウンタ５０は、エッジ
検出回路４０の出力信号Ｓ４２に同期してクロック入力
端子ＣＬＫの基準クロックによりタイミング信号Ｓ５０
ａ〜Ｓ５０ｃを出力する回路である。又、このＰＷＭパ
ルスサンプリング回路は、ＰＷＭパルス復調シーケンサ
６０を備えている。ＰＷＭパルス復調シーケンサ６０
は、ＰＷＭパルスＩＮを取り込み、クロック信号でサン
プルして、そのサンプルの結果の組み合わせに応じてデ
コード信号ＤＳ１及び予測デコード信号ＤＳ２を出力す
る回路である。

【００１１】一方、リングカウンタ５０の出力端子Ｑ
３，Ｑ５は、セレクタ７１の入力端子Ｉ１，Ｉ２にそれ
ぞれ接続されている。セレクタ７１は、セレクト入力端
子Ｓの入力信号で入力端子Ｉ１，Ｉ２のいずれか一方を
選択してサンプルクロック信号Ｓ７１を出力する回路で
ある。セレクタ７１の出力端子Ｏは、ＰＷＭパルス復調
シーケンサ６０のクロック入力端子ＣＫに接続されてい
る。ＰＷＭパルス復調シーケンサ６０の予測デコード信
号出力端子ＰＱ５〜ＰＱ７は、３入力ＯＲゲート７２を
介してＲＳ−ＦＦ７３のセット入力端子Ｓに接続されて
いる。このＲＳ−ＦＦ７３のリセット入力端子Ｒには、
リングカウンタ５０の出力端子Ｑ６が接続されている。
ＲＳ−ＦＦ７３は、セット入力端子Ｓとリセット入力端
子Ｒとの入力信号で出力信号Ｓ７３の論理が切り替わる
回路である。ＲＳ−ＦＦ７３の出力端子Ｑは、セレクタ
７１のセレクト端子Ｓに接続され、ＲＳ−ＦＦ７３がセ
ットされていれば、リングカウンタ５０の出力端子Ｑ３
の出力信号Ｓ５０ａをＰＷＭパルス復調シーケンサ６０
のクロック入力端子ＣＫにＰＷＭパルスのサンプルクロ
ックとして入力する。又、ＲＳ−ＦＦ７３がリセットさ
れていれば、リングカウンタ５０の出力端子Ｑ５の出力
信号Ｓ５０ｂを、ＰＷＭパルス復調シーケンサ６０のク
ロック入力端子ＣＫにＰＷＭパルスＩＮのサンプルクロ
ックとして入力する。

【００１２】図４は、図１中のリングカウンタ５０の一
構成例を示す概略の回路図である。このリングカウンタ
５０は、初段のＤ−ＦＦ５１の出力信号が次段のＤ−Ｆ
Ｆ５２〜５８に順次入力するように縦続接続され、終段
のＤ−ＦＦ５８の出力信号が初段のＤ−ＦＦ５１の入力
側へ入力するように接続されている。リセット入力端子
ＲＡは、Ｄ−ＦＦ５１のセット入力端子Ｓ及びＤ−ＦＦ
５２〜５８のリセット入力端子Ｒに共通接続されてい
る。クロック入力端子ＣＬＫは、Ｄ−ＦＦ５１〜５８の
クロック入力端子ＣＫに共通接続されている。図５は、
図１に示すＰＷＭパルス復調シーケンサ６０の一構成例
を示す概略の構成ブロック図である。このＰＷＭパルス
復調シーケンサ６０は、状態コントロール回路６１及び
状態ラッチ回路６２を有している。状態コントロール回
路６１は、コントロール信号入力端子ｑ１〜ｑ１１及び
ＰＷＭパルス入力端子ＰＷＭを備え、ＰＷＭパルスＩＮ
を入力して状態ラッチ回路６２の出力信号に応じて出力
信号Ｄ１〜Ｄ１１の状態を遷移する回路である。状態ラ
ッチ回路６２は、Ｄ−ＦＦ６２−１〜６２−１１を備
え、リセット入力端子Ｒは、Ｄ−ＦＦ１〜１１のリセッ
ト入力端子Ｒに共通接続されている。クロック入力端子
ＣＫは、Ｄ−ＦＦ１〜１１のクロック入力端子ＣＫに共
通接続されている。状態ラッチ回路６２の出力端子ｑ１
〜ｑ１１は、状態コントロール回路６１のコントロール
信号入力端子ｑ１〜ｑ１１、デコード出力回路６３の入
力端子ｑ１〜ｑ１１、及び予測デコード出力回路６４の
入力端子ｑ１〜ｑ１１に接続されている。状態ラッチ回
路６２は、状態コントロール回路６１の出力信号Ｄ１〜
Ｄ１１を入力してサンプルクロック信号Ｓ７１でサンプ
ルし、そのサンプル結果を状態コントロール回路６１の
入力端子ｑ１〜ｑ１１、デコード出力回路６３、及び予
測デコード出力回路６４の入力端子ｑ１〜ｑ１１に入力
する回路である。又、このＰＷＭパルス復調シーケンサ
６０は、デコード出力回路６３及び予測デコード出力回
路６４を備えている。デコード出力回路６３及び予測デ
コード出力回路６４は、状態ラッチ回路６２の出力信号
ｑ１〜ｑ１１をデコードしてデコード信号ＤＳ１及び予
測デコード信号ＤＳ２をそれぞれ出力する回路である。

【００１３】図６は、図５のＰＷＭパルス復調シーケン
サの動作を説明するためのフローチャートである。又、
図７は、図１のＰＷＭパルスサンプリング回路の動作を
説明するためのタイムチャートであり、横軸に時間、及
び縦軸に電圧がとられている。この図７及び図６を参照
しつつ、図１のＰＷＭパルスサンプリング回路の動作を
説明する。ＰＷＭパルスＩＮがエッジ検出回路４０に入
力すると、Ｄ−ＦＦ４１及びＡＮＤゲート４２により、
ＰＷＭパルスＩＮの立ち上がり、即ち、パッシブからド
ミナントへ変化するとき、リングカウンタ５０のリセッ
ト入力端子ＲＡにＰＷＭパルス検出信号Ｓ４２が入力さ
れ、リングカウンタ５０がリセットされる。この動作
は、ＰＷＭパルスＩＮの立ち上がりを検出するたびに行
われ、これにより、ＰＷＭパルスＩＮと同期をとってい
る。図６のステップ７１において、ＰＷＭパルスＩＮ
は、ＲＳ−ＦＦ７３がリセット状態であれば、図６のス
テップ７２において、リングカウンタ５０の出力信号Ｓ
５０ｂによりサンプルされる。次に、図６のステップ７
３において、ＰＷＭパルスＩＮのサンプル結果がドミナ
ントレベル（以下、“Ｈ”という）の時、図６のステッ
プ７４において、ＦＦ６２−１の出力端子ｑ１が“Ｈ”
になり、状態コントロール回路６１の入力端子ｑ１も
“Ｈ”になる。又、図６のステップ７３において、ＰＷ
ＭパルスＩＮのサンプル結果がパッシブレベル（以下、
“Ｌ”という）の時は、ステップ７１のリセット状態に
戻る。

【００１４】図６のステップ７５において、ＰＷＭパル
スＩＮは、リングカウンタ５０の出力信号Ｓ５０ｂによ
りサンプルされる。次に、図６のステップ７６におい
て、ＰＷＭパルスＩＮのサンプル結果が“Ｈ”の時、図
６のステップ７７において、ＦＦ６２−１，６２−２の
出力端子ｑ１，ｑ２がそれぞれ“Ｈ”になり、状態コン
トロール回路６１の入力端子ｑ１，ｑ２もそれぞれ
“Ｈ”になる。又、図６のステップ７６において、ＰＷ
ＭパルスＩＮのサンプル結果が“Ｌ”の時は、ステップ
７８のＦＦ６２−７〜６２−１１の出力端子ｑ７〜ｑ１
１がそれぞれ“Ｈ”の状態になる。以下、同様の方法で
ＰＷＭパルスＩＮのサンプリングを一定の小時間単位毎
に行い、デコード信号ＤＳ１を出力する。ここで、リン
グカウンタ５０のサンプルクロック信号Ｓ５０ｂのサン
プルポイントは、ＰＷＭパルスＩＮの伝送ビット単位時
間の後縁側に設定してあるので、デコード出力信号の処
理タイミングが遅くなる。

【００１５】次に、例えば、ＰＷＭパルスのサンプル結
果が“Ｌ”，“Ｌ”と“Ｌ”が２回続いた場合、ＰＷＭ
パルス復調シーケンサ６０の予測デコード信号ＤＳ２が
出力され、ＲＳ−ＦＦ７３をセットし、セレクタ７１に
より、ＰＷＭパルスＩＮのサンプルクロックを、リング
カウンタ５０の出力信号Ｓ５０ｂから出力信号Ｓ５０ａ
に切り替える。ここで、リングカウンタ５０の出力信号
Ｓ５０ａは、出力信号Ｓ５０ｂよりも早く出力されるた
め、受信したＰＷＭパルスＩＮのサンプルポイントが早
くなり、かつ、デコード出力信号ＤＳ１が出力するタイ
ミングも早くなる。このデコード出力信号ＤＳ１を出力
し終わると、リングカウンタ５０の出力信号Ｓ５０ｃに
より、ＲＳ−ＦＦ７３がリセットされ、セレクタ７１
は、リングカウンタ５０の出力信号Ｓ５０ｂをＰＷＭパ
ルスＩＮのサンプルクロックＳ７１としてＰＷＭパルス
復調シーケンサ６０のクロック入力端子ＣＫに入力す
る。このように、デコード出力ＤＳ１の処理するタイミ
ングが遅くなければならないＰＷＭパルスＩＮを受信し
ている間、例えば、メッセージ受信開始後のデータ受信
等の間は、ＰＷＭパルスＩＮのサンプルポイントをＰＷ
ＭパルスＩＮの立ち下がりに近づける。又、デコード出
力ＤＳ１の処理するタイミングが早くなければならない
ＰＷＭパルスＩＮを受信している間、例えば、メッセー
ジ受信開始前、あるいは、受信メッセージに対する応答
開始前等の間は、ＰＷＭパルスＩＮのサンプルポイント
を、デコード出力ＤＳ１の処理するタイミングに間に合
う位置に変化させることにより、ＰＷＭパルスＩＮの鈍
りがある程度生じても、正常にデコードできる。ここ
で、デコード出力ＤＳ１の処理するタイミングが早くな
ければならないＰＷＭパルスＩＮ、例えば、メッセージ
受信開始命令、あるいは、受信メッセージに対する応答
要求命令等には、パルス幅がないもの（“Ｌ”が２回以
上連続するもの）が一般に使用されているため、ＰＷＭ
パルスＩＮの鈍りの影響を受けない。

【００１６】以上のように、本実施例では次のような利
点を有している。本実施例では、受信したＰＷＭパルス
ＩＮのサンプルポイントをデコード出力信号ＤＳ１を処
理するタイミングに応じて変化させるようにしている。
そのため、ＰＷＭパルスＩＮに鈍りが生じてもサンプル
ポイントを伝送ビット単位時間の１／２より後方に配置
することで正常にデコードすることを可能にし、信号伝
送線等に付随する容量等の許容値を改善できる。従っ
て、多重通信回線の配線長が大きく取れ、多重通信回線
の接続範囲が広くなり、広範囲に亘る制御が可能とな
る。又、接続するノードの数も多くすることができ、多
種多様な制御が可能となる。本実施例は、種々の用途に
使用できるが、近年急速に普及しつつある車両内のナビ
ゲーションシステム、オーディオシステム、防犯監視シ
ステムのネツトワーク、及び自動販売機の集中管理シス
テム等に適用すれば、非常に効果の高いものである。

【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（ａ）図１のエッジ検出回路４０は、パルスのエッジ
を検出する回路であれば、他の構成でもよい。（ｂ）リングカウンタ５０（タイミング信号発生手
段）は、リセット信号とクロック信号とに基づき互いに
時間差を有する複数のタイミング信号を発生する回路で
あれば、他の構成でもよい。（ｃ）セレクタ７１は、他のゲート回路等で構成して
もよい。（ｄ）フリップフロップ７３は、ＪＫフリップフロッ
プ等の他のフリップフロップで構成してもよい。（ｅ）デコード出力信号を処理するタイミングを予測
する方法は、他の方法でもよい。例えば、ＰＷＭパルス
のサンプル結果が“Ｌ”，“Ｌ”，“Ｌ”・・・と
“Ｌ”が３回以上続いた場合に予測デコード出力信号を
出力するように設定してもよい。（ｆ）本発明は、多重通信に限定されることはない。

【００１８】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、多重通信回線に接続される装置（ノ
ード）の伝送信号復調回路において、受信したパルスの
サンプルポイントを、デコード結果の処理するタイミン
グに応じて変化させるようにしたので、パルスの鈍りが
生じても正常にデコードすることを可能にし、信号線等
に付随する容量等の許容値を改善できる。従って、多重
通信回線の配線長が大きく取れるので多重通信の接続範
囲が広くなり、広範囲に亘る制御が可能となる。又、ノ
ードの数も多くすることができ、多種多様な制御が可能
となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＰＷＭパルスサンプリン
グ回路の概略の構成図である。

【図２】従来の多重通信回線システムの概略の構成図で
ある。

【図３】図２中のＰＷＭパルスサンプリング回路の概略
の構成図である。

【図４】図１中のリングカウンタの回路図である。

【図５】図１中のＰＷＭパルス復調シーケンサの概略の
構成図である。

【図６】図５のフローチャートである。

【図７】図１のタイムチャートである。

【図８】多重通信バスライン回路及び信号波形を表す図
である。

【図９】一般の調歩同期信号におけるサンプルクロック
を表す図である。

【符号の説明】

４０エッジ検出回路５０リングカウンタ（タイミ
ング信号発生手段）６０ＰＷＭパルス復調シーケ
ンサ７１セレクタ７３フリップフロップ

Claims

【特許請求の範囲】

【請求項１】ワイヤード・アンド論理により結合され
る多重通信バスシステムにおいて、信号論理のアクティブを示すドミナント信号出力状態か
らパッシブ信号出力状態への切り替わり目におけるパッ
シブ信号の第１のサンプルポイントを、伝送ビット単位
時間の１／２より後縁側に配置し、通信フレーム中の所定の箇所におけるパッシブ信号を連
続サンプリングする箇所のパッシブ信号の第２のサンプ
ルポイントを、前記第１のサンプルポイントより伝送ビ
ット単位時間の前縁側に配置したことを特徴とする多重
通信回線データサンプリング回路。
【請求項２】前記第１及び第２のサンプルポイントを
発生する手段は、高レベルから低レベルへの変化及び低レベルから高レベ
ルへの変化をディジタル的に検出するエッジ検出回路
と、該エッジ検出回路の検出出力信号と同期をとり、所定の
周期のクロック信号を生成するリングカウンタと、シリアルに順次入力される受信データを所定の通信ビッ
トデータとして解読するデータ復調回路と、前記データ復調回路の出力信号に基づき前記リングカウ
ンタの複数の出力信号のうちの１つを次のデータサンプ
ルポイントとして選択するセレクタとで、構成したことを特徴とする請求項１記載の多重通信回線
データサンプリング回路。