JPH07183489A - 両方向の電荷結合素子 - Google Patents
両方向の電荷結合素子Info
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- JPH07183489A JPH07183489A JP6290375A JP29037594A JPH07183489A JP H07183489 A JPH07183489 A JP H07183489A JP 6290375 A JP6290375 A JP 6290375A JP 29037594 A JP29037594 A JP 29037594A JP H07183489 A JPH07183489 A JP H07183489A
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- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
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Abstract
(57)【要約】
【目的】 外部の制御信号に基づいてＣＣＤ内部自体で
電荷を両方向に転送できる両方向ＣＣＤを提供するこ
と。 【構成】 交互に並んだ第１，第２ゲート電極間にＭＯ
Ｓトランジスタを接続し、電荷転送方向制御信号で１つ
おきのトランジスタをオンとする。そのオンとなるトラ
ンジスタを転送方向によって変える。
電荷を両方向に転送できる両方向ＣＣＤを提供するこ
と。 【構成】 交互に並んだ第１，第２ゲート電極間にＭＯ
Ｓトランジスタを接続し、電荷転送方向制御信号で１つ
おきのトランジスタをオンとする。そのオンとなるトラ
ンジスタを転送方向によって変える。
Description
【０００１】
【産業上の利用分野】本発明は、電荷結合素子（ＣＣ
Ｄ）に係り、特に外部の制御信号によって電荷を両方向
に転送できる両方向の電荷結合素子に関するものであ
る。
Ｄ）に係り、特に外部の制御信号によって電荷を両方向
に転送できる両方向の電荷結合素子に関するものであ
る。
【０００２】
【従来の技術】ＣＣＤは、ゲートに印加されるクロック
信号によって電荷を一方向に転送する素子であり、各種
の記憶装置、論理回路と信号処理及び映像素子に用いら
れる。ＣＣＤは、半導体基板の表面及びバルク内に形成
されるポテンシャル井戸に電荷を蓄積し、ポテンシャル
井戸に蓄積された電荷をゲートに印加されるクロック信
号によって一方向に転送する素子である。
信号によって電荷を一方向に転送する素子であり、各種
の記憶装置、論理回路と信号処理及び映像素子に用いら
れる。ＣＣＤは、半導体基板の表面及びバルク内に形成
されるポテンシャル井戸に電荷を蓄積し、ポテンシャル
井戸に蓄積された電荷をゲートに印加されるクロック信
号によって一方向に転送する素子である。
【０００３】図１は従来の電荷結合素子の断面構造を示
す。図１を参照すると、従来のＣＣＤは、ｐ型半導体基
板１１内にｎ型不純物領域１２が形成され、複数個の低
濃度ｎ- 型バリヤ領域１３が互いに一定の間隔を置いて
ｎ型不純物領域１２内に形成され、基板１１上にはゲー
ト絶縁膜１４が形成され、ｎ型不純物領域１２に対応す
るゲート絶縁膜１４上には複数個の第１ゲート電極１５
が形成され、低濃度のｎ- 型バリヤ領域１３に対応する
ゲート絶縁膜１４上には複数個の第２ゲート電極１６が
形成される。
す。図１を参照すると、従来のＣＣＤは、ｐ型半導体基
板１１内にｎ型不純物領域１２が形成され、複数個の低
濃度ｎ- 型バリヤ領域１３が互いに一定の間隔を置いて
ｎ型不純物領域１２内に形成され、基板１１上にはゲー
ト絶縁膜１４が形成され、ｎ型不純物領域１２に対応す
るゲート絶縁膜１４上には複数個の第１ゲート電極１５
が形成され、低濃度のｎ- 型バリヤ領域１３に対応する
ゲート絶縁膜１４上には複数個の第２ゲート電極１６が
形成される。
【０００４】複数個のｎ-型バリヤ領域１３は、ｎ型不
純物領域内に互いに一定の間隔を置いて形成されて、連
続的にＨ−Ｌ接合（Ｈｉｇｈ−Ｌｏｗ Ｊｕｎｃｔｉｏ
ｎ）を形成する。それ故に、ｎ型不純物領域１２と低濃
度のｎ- 型バリヤ領域１３の濃度差によって第１ゲート
電極１５及び第２ゲート電極１６に電圧が印加されてい
ない状態においても図１ｂのような電位分布を得る。
純物領域内に互いに一定の間隔を置いて形成されて、連
続的にＨ−Ｌ接合（Ｈｉｇｈ−Ｌｏｗ Ｊｕｎｃｔｉｏ
ｎ）を形成する。それ故に、ｎ型不純物領域１２と低濃
度のｎ- 型バリヤ領域１３の濃度差によって第１ゲート
電極１５及び第２ゲート電極１６に電圧が印加されてい
ない状態においても図１ｂのような電位分布を得る。
【０００５】そして、各々一定幅を有する第１ゲート電
極１５と第２ゲート電極１６は、交代に連続配列されて
クロック信号φ11，φ12が印加される。すなわち、複数
個の第１ゲート電極１５と第２ゲート電極１６はポリゲ
ート電極として構成され、隣接する奇数番目の第２ゲー
ト電極と偶数番目の第１ゲート電極（１６−１，１５−
２），（１６−３，１５−４）・・・・（１６−ｎ−
１，１５−ｎ）が互いに結線され、信号ラインＬ11を通
じて第１クロック信号φ11が印加され、隣接する偶数番
目の第２ゲートと奇数番目の第１ゲート電極（１６−
２，１５−３），（１６−４，１５−５）・・・・（１
６−ｎ，１５−ｎ＋１）は互いに結線され信号ラインＬ
12を通じて第２クロック信号φ12が印加される。
極１５と第２ゲート電極１６は、交代に連続配列されて
クロック信号φ11，φ12が印加される。すなわち、複数
個の第１ゲート電極１５と第２ゲート電極１６はポリゲ
ート電極として構成され、隣接する奇数番目の第２ゲー
ト電極と偶数番目の第１ゲート電極（１６−１，１５−
２），（１６−３，１５−４）・・・・（１６−ｎ−
１，１５−ｎ）が互いに結線され、信号ラインＬ11を通
じて第１クロック信号φ11が印加され、隣接する偶数番
目の第２ゲートと奇数番目の第１ゲート電極（１６−
２，１５−３），（１６−４，１５−５）・・・・（１
６−ｎ，１５−ｎ＋１）は互いに結線され信号ラインＬ
12を通じて第２クロック信号φ12が印加される。
【０００６】前記構造を有する従来のＣＣＤは、図２の
ような２相（２−Ｐｈａｓｅ）のクロック信号φ11，φ
12が複数個の第１及び第２ゲート電極１５，１６に印加
されると、信号ラインＬ11を通じて複数個の第１及び第
２ゲート電極１５，１６のうち隣接する奇数番目の第２
ゲート電極及び偶数番目の第１ゲート電極（１６−１，
１５−２），（１６−３，１５−４）・・・・（１６−
ｎ−１，１５−ｎ）には共通に第１クロック信号φ11が
印加され、信号ラインＬ12を通じて偶数番目の第２ゲー
ト電極及び奇数番目の第１ゲート電極（１６−２，１５
−３），（１６−４，１５−５）・・・・（１６−ｎ，
１５−ｎ＋１）には共通に第２クロック信号φ12が印加
される。
ような２相（２−Ｐｈａｓｅ）のクロック信号φ11，φ
12が複数個の第１及び第２ゲート電極１５，１６に印加
されると、信号ラインＬ11を通じて複数個の第１及び第
２ゲート電極１５，１６のうち隣接する奇数番目の第２
ゲート電極及び偶数番目の第１ゲート電極（１６−１，
１５−２），（１６−３，１５−４）・・・・（１６−
ｎ−１，１５−ｎ）には共通に第１クロック信号φ11が
印加され、信号ラインＬ12を通じて偶数番目の第２ゲー
ト電極及び奇数番目の第１ゲート電極（１６−２，１５
−３），（１６−４，１５−５）・・・・（１６−ｎ，
１５−ｎ＋１）には共通に第２クロック信号φ12が印加
される。
【０００７】すなわち、図２のような２相クロック信号
φ11，φ12が印加されると、図３ａのようにロー信号が
φ11クロック信号ラインである第１信号ラインＬ11に印
加され、ハイ信号がφ12クロック信号ラインである第２
信号ラインＬ12に印加される。
φ11，φ12が印加されると、図３ａのようにロー信号が
φ11クロック信号ラインである第１信号ラインＬ11に印
加され、ハイ信号がφ12クロック信号ラインである第２
信号ラインＬ12に印加される。
【０００８】従って、複数個の第１及び第２ゲート電極
のうち奇数番目の第２ゲート電極及び偶数番目の第１ゲ
ート電極（１６−１，１５−２），（１６−３，１５−
４）・・・・（１６−ｎ−１，１５−ｎ）にはロー信号
が印加され、偶数番目の第２ゲート電極及び奇数番目の
第１ゲート電極（１６−２，１５−３），（１６−４，
１５−５）・・・・（１６−ｎ，１５−ｎ＋１）にはハ
イ信号が印加されるので、図３ｂに示されるように電位
が階段式に分布される。
のうち奇数番目の第２ゲート電極及び偶数番目の第１ゲ
ート電極（１６−１，１５−２），（１６−３，１５−
４）・・・・（１６−ｎ−１，１５−ｎ）にはロー信号
が印加され、偶数番目の第２ゲート電極及び奇数番目の
第１ゲート電極（１６−２，１５−３），（１６−４，
１５−５）・・・・（１６−ｎ，１５−ｎ＋１）にはハ
イ信号が印加されるので、図３ｂに示されるように電位
が階段式に分布される。
【０００９】したがって、前記クロック信号φ11，φ12
によってｎ型不純物領域１２のうち奇数番目の第１ゲー
ト電極（１５−１，１５−３・・・・１５−ｎ＋１）の
下部のｎ型不純物領域１２に深いポテンシャル井戸が形
成され、ここに電荷が蓄積される。
によってｎ型不純物領域１２のうち奇数番目の第１ゲー
ト電極（１５−１，１５−３・・・・１５−ｎ＋１）の
下部のｎ型不純物領域１２に深いポテンシャル井戸が形
成され、ここに電荷が蓄積される。
【００１０】次に、一定の時間が過ぎた後、時間ｔ＝１
で２相クロック信号φ11，φ12が印加されると、図４ａ
のようにｔ＝０でとは反対にハイ状態の第１クロック信
号φ11が第１クロック信号ラインＬ11に印加され、ロー
状態の第２クロック信号φ12が第２クロック信号ライン
Ｌ12に印加される。
で２相クロック信号φ11，φ12が印加されると、図４ａ
のようにｔ＝０でとは反対にハイ状態の第１クロック信
号φ11が第１クロック信号ラインＬ11に印加され、ロー
状態の第２クロック信号φ12が第２クロック信号ライン
Ｌ12に印加される。
【００１１】したがって、複数個の第１及び第２ゲート
電極１５，１６のうち奇数番目の第２ゲート電極及び偶
数番目の第１ゲート電極（１６−１，１５−２），（１
６−３，１５−４）・・・・（１６−ｎ−１，１５−
ｎ）にはハイ信号が印加され、偶数番目の第２ゲート電
極及び奇数番目の第１ゲート電極（１６−２，１５−
３），（１６−４，１５−５）・・・・（１６−ｎ，１
５−ｎ＋１）にはロー信号が印加されるので、図４ｂの
ように電位が階段式に分布される。これにより、偶数番
目の第１ゲート電極（１５−２，１５−４・・・・１５
−ｎ）の下部のｎ型不純物領域１２に深いポテンシャル
井戸が形成される。
電極１５，１６のうち奇数番目の第２ゲート電極及び偶
数番目の第１ゲート電極（１６−１，１５−２），（１
６−３，１５−４）・・・・（１６−ｎ−１，１５−
ｎ）にはハイ信号が印加され、偶数番目の第２ゲート電
極及び奇数番目の第１ゲート電極（１６−２，１５−
３），（１６−４，１５−５）・・・・（１６−ｎ，１
５−ｎ＋１）にはロー信号が印加されるので、図４ｂの
ように電位が階段式に分布される。これにより、偶数番
目の第１ゲート電極（１５−２，１５−４・・・・１５
−ｎ）の下部のｎ型不純物領域１２に深いポテンシャル
井戸が形成される。
【００１２】それ故に、時間ｔ＝０で奇数番目の第１ゲ
ート電極（１５−１，１５−３・・・・１５−ｎ＋１）
の下部のｎ型不純物領域１２に蓄積されていた電荷は、
時間ｔ＝１では次の偶数番目の第１ゲート電極（１５−
２，１５−４・・・・１５−ｎ）の下部のｎ型不純物領
域１２に転送されて蓄えられる。
ート電極（１５−１，１５−３・・・・１５−ｎ＋１）
の下部のｎ型不純物領域１２に蓄積されていた電荷は、
時間ｔ＝１では次の偶数番目の第１ゲート電極（１５−
２，１５−４・・・・１５−ｎ）の下部のｎ型不純物領
域１２に転送されて蓄えられる。
【００１３】このように図２のような２相クロック信号
φ11，φ12が連続的に第１及び第２ゲート電極１５，１
６に印加されると、電荷は左側から右側に転送され、Ｃ
ＣＤに連結されたセンス増幅器（図面上には省略）を通
じて電気的信号として時系列的に検出される。
φ11，φ12が連続的に第１及び第２ゲート電極１５，１
６に印加されると、電荷は左側から右側に転送され、Ｃ
ＣＤに連結されたセンス増幅器（図面上には省略）を通
じて電気的信号として時系列的に検出される。
【００１４】
【発明が解決しようとする課題】前記従来の一方向ＣＣ
Ｄは、鏡に反射された映像（ｍｉｒｒｏｒ ｉｍａｇ
ｅ）を得るために電荷の転送方向を反対に変えようとす
る場合、ＣＣＤ内部自体では転送方向を変更することが
不可能であり、外部のシフトレジスタ或いはメモリを使
用してデータをＦＩＬＯ（Ｆｉｒｓｔ−Ｉｎ Ｌａｓｔ
Ｏｕｔ）方式で蓄えた後、読み出すことにより転送方
向を反対に変更させていた。
Ｄは、鏡に反射された映像（ｍｉｒｒｏｒ ｉｍａｇ
ｅ）を得るために電荷の転送方向を反対に変えようとす
る場合、ＣＣＤ内部自体では転送方向を変更することが
不可能であり、外部のシフトレジスタ或いはメモリを使
用してデータをＦＩＬＯ（Ｆｉｒｓｔ−Ｉｎ Ｌａｓｔ
Ｏｕｔ）方式で蓄えた後、読み出すことにより転送方
向を反対に変更させていた。
【００１５】本発明は、上記従来技術の問題点を解決す
るためのものであり、外部の制御信号によってＣＣＤ内
部自体で電荷を両方向に転送できる両方向ＣＣＤを提供
することにその目的がある。
るためのものであり、外部の制御信号によってＣＣＤ内
部自体で電荷を両方向に転送できる両方向ＣＣＤを提供
することにその目的がある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１導電型の半導体基板と、半導体基板内
に形成され、第２導電型を有する不純物領域と、前記不
純物領域内に互いに一定の間隔を置いて形成され、各々
第２導電型を有する複数個の低濃度のバリヤ領域と、基
板上に形成されたゲート酸化膜と、隣接するバリヤ領域
の間の不純物領域に対応するゲート酸化膜上に形成され
た複数個の第１ゲート電極と、前記複数個のバリヤ領域
に対応するゲート酸化膜上に形成され、前記複数個の第
１ゲート電極と交代に配列される複数個の第２ゲート電
極と、前記複数個の第１及び第２ゲート電極のうち隣接
する第１及び第２ゲート電極の間に連結される、電荷転
送方向を一方向にスイッチングするための複数個の第１
ＭＯＳトランジスタと、前記複数個の第１及び第２ゲー
ト電極のうち隣接する第２ゲート電極と第１ゲート電極
の間に連結され、前記第１ＭＯＳトランジスタの隣接す
るものの間に連結される、電荷転送方向を前記と反対方
向にスイッチングするための複数個の第２ＭＯＳトラン
ジスタと、外部からの電荷転送方向の制御信号を前記複
数個の第１ＭＯＳトランジスタに印加するための第１電
荷転送方向の制御信号ラインと、外部からの電荷転送方
向の制御信号を反転させるためのインバータと、インバ
ータを通じて反転した電荷転送方向の制御信号を前記複
数個の第２ＭＯＳトランジスタに印加するための第２電
荷転送方向の制御信号ラインと、前記複数個の第１及び
第２ＭＯＳトランジスタのうち隣接する偶数番目の第２
ＭＯＳトランジスタと奇数番目の第１ＭＯＳトランジス
タの間に連結され、第１クロック信号を加える第１クロ
ック信号ラインと、前記複数個の第１及び第２ＭＯＳト
ランジスタのうち隣接する奇数番目の第２ＭＯＳトラン
ジスタと偶数番目の第１ＭＯＳトランジスタの間に連結
され、第２クロック信号を加える第２クロック信号ライ
ンと、を含むことを特徴とする。
に本発明は、第１導電型の半導体基板と、半導体基板内
に形成され、第２導電型を有する不純物領域と、前記不
純物領域内に互いに一定の間隔を置いて形成され、各々
第２導電型を有する複数個の低濃度のバリヤ領域と、基
板上に形成されたゲート酸化膜と、隣接するバリヤ領域
の間の不純物領域に対応するゲート酸化膜上に形成され
た複数個の第１ゲート電極と、前記複数個のバリヤ領域
に対応するゲート酸化膜上に形成され、前記複数個の第
１ゲート電極と交代に配列される複数個の第２ゲート電
極と、前記複数個の第１及び第２ゲート電極のうち隣接
する第１及び第２ゲート電極の間に連結される、電荷転
送方向を一方向にスイッチングするための複数個の第１
ＭＯＳトランジスタと、前記複数個の第１及び第２ゲー
ト電極のうち隣接する第２ゲート電極と第１ゲート電極
の間に連結され、前記第１ＭＯＳトランジスタの隣接す
るものの間に連結される、電荷転送方向を前記と反対方
向にスイッチングするための複数個の第２ＭＯＳトラン
ジスタと、外部からの電荷転送方向の制御信号を前記複
数個の第１ＭＯＳトランジスタに印加するための第１電
荷転送方向の制御信号ラインと、外部からの電荷転送方
向の制御信号を反転させるためのインバータと、インバ
ータを通じて反転した電荷転送方向の制御信号を前記複
数個の第２ＭＯＳトランジスタに印加するための第２電
荷転送方向の制御信号ラインと、前記複数個の第１及び
第２ＭＯＳトランジスタのうち隣接する偶数番目の第２
ＭＯＳトランジスタと奇数番目の第１ＭＯＳトランジス
タの間に連結され、第１クロック信号を加える第１クロ
ック信号ラインと、前記複数個の第１及び第２ＭＯＳト
ランジスタのうち隣接する奇数番目の第２ＭＯＳトラン
ジスタと偶数番目の第１ＭＯＳトランジスタの間に連結
され、第２クロック信号を加える第２クロック信号ライ
ンと、を含むことを特徴とする。
【００１７】
【実施例】図５は本発明の両方向ＣＣＤの断面構造図で
ある。図５を参照すると、ｐ型半導体基板２１内にｎ型
不純物２２が形成され、ｎ型不純物領域２２内には互い
に一定の間隔を置いて複数個の低濃度ｎ- 型バリヤ領域
２３が形成される。
ある。図５を参照すると、ｐ型半導体基板２１内にｎ型
不純物２２が形成され、ｎ型不純物領域２２内には互い
に一定の間隔を置いて複数個の低濃度ｎ- 型バリヤ領域
２３が形成される。
【００１８】複数個の低濃度ｎ- 型バリヤ領域２３が互
いに一定の間隔を置いてｎ型不純物領域２２内に形成さ
れているので、複数個の低濃度ｎ- 型バリヤ領域２３は
ｎ型不純物領域２２と連続的にＨ−Ｌ接合をなされる。
いに一定の間隔を置いてｎ型不純物領域２２内に形成さ
れているので、複数個の低濃度ｎ- 型バリヤ領域２３は
ｎ型不純物領域２２と連続的にＨ−Ｌ接合をなされる。
【００１９】半導体基板２１上にはゲート酸化膜２４が
形成され、ｎ型不純物２２に対応するゲート酸化膜２４
上には複数個の第１ゲート電極２５が形成され、低濃度
ｎ-型バリヤ領域２３に対応するゲート酸化膜２４上に
は複数個の第２ゲート電極２６が形成される。複数個の
第１ゲート電極２５と複数個の第２ゲート電極２６は互
いに交代に連続して半導体基板２１上に配列される。
形成され、ｎ型不純物２２に対応するゲート酸化膜２４
上には複数個の第１ゲート電極２５が形成され、低濃度
ｎ-型バリヤ領域２３に対応するゲート酸化膜２４上に
は複数個の第２ゲート電極２６が形成される。複数個の
第１ゲート電極２５と複数個の第２ゲート電極２６は互
いに交代に連続して半導体基板２１上に配列される。
【００２０】複数個の第１及び第２ゲート電極２５，２
６のうち隣接する第１と第２ゲート電極（２５−１，２
６−１），（２５−２，２６−２）・・・・（２５−
ｎ，２６−ｎ）との間にはそれぞれ第１スイッチングＭ
ＯＳトランジスタ（Ｔ11−Ｔ1n）が接続され、同様に隣
接する第２ゲート電極と第１ゲート電極（２６−１，２
５−２），（２６−２，２５−３）・・・・（２６−ｎ
−１，２５−ｎ）の間にそれぞれの第２スイッチングＭ
ＯＳトランジスタ（Ｔ21−Ｔ2n）が形成される。すなわ
ち、第１ゲート電極２５−１とその隣の第２ゲート電極
２６−１との間に第１スイッチングＭＯＳトランジスタ
Ｔ11を両者を接続するように形成させ、さらにその第２
ゲート電極２６−１とさらにその隣の第１ゲート電極２
５−２との間に第２スイッチングＭＯＳトランジスタＴ
21を両者を接続するように形成させ、以下同様に上記の
ようにスイッチングＭＯＳトランジスタを形成する。
６のうち隣接する第１と第２ゲート電極（２５−１，２
６−１），（２５−２，２６−２）・・・・（２５−
ｎ，２６−ｎ）との間にはそれぞれ第１スイッチングＭ
ＯＳトランジスタ（Ｔ11−Ｔ1n）が接続され、同様に隣
接する第２ゲート電極と第１ゲート電極（２６−１，２
５−２），（２６−２，２５−３）・・・・（２６−ｎ
−１，２５−ｎ）の間にそれぞれの第２スイッチングＭ
ＯＳトランジスタ（Ｔ21−Ｔ2n）が形成される。すなわ
ち、第１ゲート電極２５−１とその隣の第２ゲート電極
２６−１との間に第１スイッチングＭＯＳトランジスタ
Ｔ11を両者を接続するように形成させ、さらにその第２
ゲート電極２６−１とさらにその隣の第１ゲート電極２
５−２との間に第２スイッチングＭＯＳトランジスタＴ
21を両者を接続するように形成させ、以下同様に上記の
ようにスイッチングＭＯＳトランジスタを形成する。
【００２１】前記複数個の第２スイッチングＭＯＳトラ
ンジスタ（Ｔ21−Ｔ2n）には外部からの電荷転送方向の
制御信号ＤＣを印加するための第１制御信号ラインＬ23
が連結され、前記複数個の第１スイッチングＭＯＳトラ
ンジスタ（Ｔ11−Ｔ1n）にはインバータ２７を通じて反
転した電荷転送方向の制御信号ＤＣを印加するための第
２制御信号ラインＬ23が連結される。
ンジスタ（Ｔ21−Ｔ2n）には外部からの電荷転送方向の
制御信号ＤＣを印加するための第１制御信号ラインＬ23
が連結され、前記複数個の第１スイッチングＭＯＳトラ
ンジスタ（Ｔ11−Ｔ1n）にはインバータ２７を通じて反
転した電荷転送方向の制御信号ＤＣを印加するための第
２制御信号ラインＬ23が連結される。
【００２２】複数個の第１スイッチングＭＯＳトランジ
スタ（Ｔ11−Ｔ1n）と複数個の第２スイッチングＭＯＳ
トランジスタ（Ｔ21−Ｔ2n）のうち隣接する偶数番目の
第２スイッチングＭＯＳトランジスタと奇数番目の第１
スイッチングＭＯＳトランジスタ（Ｔ22，Ｔ13），（Ｔ
24，Ｔ15）・・・・（Ｔ2n-2，Ｔ1n-1），（Ｔ2n，Ｔ
1n+1）の間に第１クロック信号印加用の第１クロック信
号Ｌ21が連結され、複数個の第１スイッチングＭＯＳト
ランジスタ（Ｔ11−Ｔ1n）と複数個の第２スイッチング
ＭＯＳトランジスタ（Ｔ21−Ｔ2n）のうち隣接する奇数
番目の第２スイッチングＭＯＳトランジスタと偶数番目
の第１スイッチングＭＯＳトランジスタ（Ｔ21，
Ｔ12），（Ｔ23，Ｔ14）・・・・（Ｔ2n-1，Ｔ1n）の間
に第２クロック信号印加用の第２クロック信号ラインＬ
22が連結されている。
スタ（Ｔ11−Ｔ1n）と複数個の第２スイッチングＭＯＳ
トランジスタ（Ｔ21−Ｔ2n）のうち隣接する偶数番目の
第２スイッチングＭＯＳトランジスタと奇数番目の第１
スイッチングＭＯＳトランジスタ（Ｔ22，Ｔ13），（Ｔ
24，Ｔ15）・・・・（Ｔ2n-2，Ｔ1n-1），（Ｔ2n，Ｔ
1n+1）の間に第１クロック信号印加用の第１クロック信
号Ｌ21が連結され、複数個の第１スイッチングＭＯＳト
ランジスタ（Ｔ11−Ｔ1n）と複数個の第２スイッチング
ＭＯＳトランジスタ（Ｔ21−Ｔ2n）のうち隣接する奇数
番目の第２スイッチングＭＯＳトランジスタと偶数番目
の第１スイッチングＭＯＳトランジスタ（Ｔ21，
Ｔ12），（Ｔ23，Ｔ14）・・・・（Ｔ2n-1，Ｔ1n）の間
に第２クロック信号印加用の第２クロック信号ラインＬ
22が連結されている。
【００２３】従って、第１クロック信号φ21は第１クロ
ック信号ラインＬ21を通じて隣接する偶数番目の第２ス
イッチングＭＯＳトランジスタと奇数番目の第１スイッ
チングＭＯＳトランジスタ（Ｔ20，Ｔ11），（Ｔ22，Ｔ
13），（Ｔ24，Ｔ15）・・・・（Ｔ2n-2，Ｔ1n-1），
（Ｔ2n，Ｔ1n+1） に印加されるが、電荷転送方向の制
御信号ＤＣによって偶数番目の第２スイッチングＭＯＳ
トランジスタ（Ｔ22，Ｔ24，Ｔ2n-2，Ｔ2n）のオン時に
は隣接する偶数番目の第２ゲート電極と奇数番目の第１
ゲート電極（２６−２，２５−３），（２６−４，２５
−５）・・・・（２６−ｎ，２５−ｎ＋１）に第１クロ
ック信号φ21が印加され、電荷転送方向の制御信号ＤＣ
によって奇数番目のスイッチングＭＯＳトランジスタ
（Ｔ11，Ｔ13，Ｔ15・・・・Ｔ1n-1）のオン時には隣接
する奇数番目の第１ゲート電極と奇数番目の第２ゲート
電極（２５−１，２６−１），（２５−３，２６−３）
・・・・（２５−ｎ−１，２６−ｎ−１）に第１クロッ
ク信号φ21が印加される。
ック信号ラインＬ21を通じて隣接する偶数番目の第２ス
イッチングＭＯＳトランジスタと奇数番目の第１スイッ
チングＭＯＳトランジスタ（Ｔ20，Ｔ11），（Ｔ22，Ｔ
13），（Ｔ24，Ｔ15）・・・・（Ｔ2n-2，Ｔ1n-1），
（Ｔ2n，Ｔ1n+1） に印加されるが、電荷転送方向の制
御信号ＤＣによって偶数番目の第２スイッチングＭＯＳ
トランジスタ（Ｔ22，Ｔ24，Ｔ2n-2，Ｔ2n）のオン時に
は隣接する偶数番目の第２ゲート電極と奇数番目の第１
ゲート電極（２６−２，２５−３），（２６−４，２５
−５）・・・・（２６−ｎ，２５−ｎ＋１）に第１クロ
ック信号φ21が印加され、電荷転送方向の制御信号ＤＣ
によって奇数番目のスイッチングＭＯＳトランジスタ
（Ｔ11，Ｔ13，Ｔ15・・・・Ｔ1n-1）のオン時には隣接
する奇数番目の第１ゲート電極と奇数番目の第２ゲート
電極（２５−１，２６−１），（２５−３，２６−３）
・・・・（２５−ｎ−１，２６−ｎ−１）に第１クロッ
ク信号φ21が印加される。
【００２４】一方、第２クロック信号φ22は第２クロッ
クラインＬ22を通じて隣接する奇数番目の第２スイッチ
ングＭＯＳトランジスタと偶数番目の第１スイッチング
ＭＯＳトランジスタ（Ｔ21，Ｔ12），（Ｔ23，Ｔ14）・
・・・（Ｔ2n-1，Ｔ1n）に印加されるが、電荷転送方向
の制御信号ＤＣによって奇数番目の第２スイッチングＭ
ＯＳトランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n-1）のオ
ン時には隣接する奇数番目の第２ゲート電極と偶数番目
の第１ゲート電極（２６−１，２５−２），（２６−
３，２５−４）・・・・（２６−ｎ−１，２５−ｎ）に
第２クロック信号φ22が印加され、電荷転送方向の制御
信号ＤＣによって偶数番目の第１スイッチングＭＯＳト
ランジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）のオン時には
隣接する偶数番目の第１ゲート電極と偶数番目の第２ゲ
ート電極（２５−２，２６−２），（２５−４，２６−
４）・・・・（２５−ｎ，２６−ｎ）に第２クロック信
号φ22が印加される。
クラインＬ22を通じて隣接する奇数番目の第２スイッチ
ングＭＯＳトランジスタと偶数番目の第１スイッチング
ＭＯＳトランジスタ（Ｔ21，Ｔ12），（Ｔ23，Ｔ14）・
・・・（Ｔ2n-1，Ｔ1n）に印加されるが、電荷転送方向
の制御信号ＤＣによって奇数番目の第２スイッチングＭ
ＯＳトランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n-1）のオ
ン時には隣接する奇数番目の第２ゲート電極と偶数番目
の第１ゲート電極（２６−１，２５−２），（２６−
３，２５−４）・・・・（２６−ｎ−１，２５−ｎ）に
第２クロック信号φ22が印加され、電荷転送方向の制御
信号ＤＣによって偶数番目の第１スイッチングＭＯＳト
ランジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）のオン時には
隣接する偶数番目の第１ゲート電極と偶数番目の第２ゲ
ート電極（２５−２，２６−２），（２５−４，２６−
４）・・・・（２５−ｎ，２６−ｎ）に第２クロック信
号φ22が印加される。
【００２５】ｐ型半導体基板２１上にｎ型不純物領域２
２と低濃度ｎ- 型不純物２３を形成する方法は次のよう
である。まず、ｐ型半導体基板２１にｎ型不純物をイオ
ン注入して基板２１内にｎ型不純物領域２２を形成す
る。ｎ型不純物領域２２を形成した後ゲート酸化膜２４
を形成し、半導体基板２１上にポリシリコン膜を蒸着し
た後パターニングして、各々一定幅を有する複数個の第
１ゲート電極２５を形成する。複数個の第１ゲート電極
２５をマスクにしてｐ型不純物をｎ型不純物領域２２に
イオン注入して複数個の低濃度ｎ- 型不純物領域２３を
形成する。複数個の低濃度ｎ- 型不純物領域２３は互い
に一定の間隔を置いてｎ型不純物領域２２内に形成され
るので、ｎ型不純物領域２２とｎ- 型バリヤ領域２３の
不純物の濃度差によって図５のＣＣＤも図１ｂのような
ポテンシャル井戸が形成される。これは従来のものと格
別の差異はない。
２と低濃度ｎ- 型不純物２３を形成する方法は次のよう
である。まず、ｐ型半導体基板２１にｎ型不純物をイオ
ン注入して基板２１内にｎ型不純物領域２２を形成す
る。ｎ型不純物領域２２を形成した後ゲート酸化膜２４
を形成し、半導体基板２１上にポリシリコン膜を蒸着し
た後パターニングして、各々一定幅を有する複数個の第
１ゲート電極２５を形成する。複数個の第１ゲート電極
２５をマスクにしてｐ型不純物をｎ型不純物領域２２に
イオン注入して複数個の低濃度ｎ- 型不純物領域２３を
形成する。複数個の低濃度ｎ- 型不純物領域２３は互い
に一定の間隔を置いてｎ型不純物領域２２内に形成され
るので、ｎ型不純物領域２２とｎ- 型バリヤ領域２３の
不純物の濃度差によって図５のＣＣＤも図１ｂのような
ポテンシャル井戸が形成される。これは従来のものと格
別の差異はない。
【００２６】図５と同じ構造を有する本発明のＣＣＤの
動作を図６ないし図９を参照して説明する。図６と図７
は外部からの電荷転送方向の制御信号ＤＣがハイ状態で
ある場合、クロック信号φ21，φ22による電荷転送動作
を説明する図面であり、図８と図９は外部からの電荷転
送方向の制御信号ＤＣがロー状態である場合、クロック
信号φ21，φ22による電荷転送動作を説明する図面であ
る。
動作を図６ないし図９を参照して説明する。図６と図７
は外部からの電荷転送方向の制御信号ＤＣがハイ状態で
ある場合、クロック信号φ21，φ22による電荷転送動作
を説明する図面であり、図８と図９は外部からの電荷転
送方向の制御信号ＤＣがロー状態である場合、クロック
信号φ21，φ22による電荷転送動作を説明する図面であ
る。
【００２７】図６と図７を参照して電荷を左側から右側
に転送する場合の動作を説明する。図６を参照する、外
部からハイ状態に電荷転送方向の制御信号ＤＣとハイ及
びロー状態のクロック信号φ21，φ22が時間ｔ＝０で各
ラインに印加される。複数個の第２スイッチングＭＯＳ
トランジスタ（Ｔ21，Ｔ22，・・・・Ｔ2n）のゲートに
は第１制御信号ラインＬ23を通じてハイ状態の電荷転送
方向の制御信号ＤＣが印加されるので、これらがオンに
なる。一方複数個の第１スイッチングＭＯＳトランジス
タ（Ｔ11，Ｔ12，・・・・Ｔ1n）のゲートにはインバー
タ２７を通じて反転したロー状態の電荷転送方向の制御
信号ＤＣが第２制御信号ラインＬ24を通じて印加される
のでこれらはオフになる。
に転送する場合の動作を説明する。図６を参照する、外
部からハイ状態に電荷転送方向の制御信号ＤＣとハイ及
びロー状態のクロック信号φ21，φ22が時間ｔ＝０で各
ラインに印加される。複数個の第２スイッチングＭＯＳ
トランジスタ（Ｔ21，Ｔ22，・・・・Ｔ2n）のゲートに
は第１制御信号ラインＬ23を通じてハイ状態の電荷転送
方向の制御信号ＤＣが印加されるので、これらがオンに
なる。一方複数個の第１スイッチングＭＯＳトランジス
タ（Ｔ11，Ｔ12，・・・・Ｔ1n）のゲートにはインバー
タ２７を通じて反転したロー状態の電荷転送方向の制御
信号ＤＣが第２制御信号ラインＬ24を通じて印加される
のでこれらはオフになる。
【００２８】従って、複数個の第２スイッチングＭＯＳ
トランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n）のうち偶数
番目のトランジスタ（Ｔ22，Ｔ24，・・・・Ｔ2n）によ
って、隣接する偶数番目の第２ゲート電極と奇数番目の
第１ゲート電極（２６−２，２５−３），（２６−４，
２５−５）・・・・（２６−ｎ，２５−ｎ＋１）にはハ
イ状態の第１クロック信号φ21が第１クロック信号ライ
ンＬ21を通じて印加される。
トランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n）のうち偶数
番目のトランジスタ（Ｔ22，Ｔ24，・・・・Ｔ2n）によ
って、隣接する偶数番目の第２ゲート電極と奇数番目の
第１ゲート電極（２６−２，２５−３），（２６−４，
２５−５）・・・・（２６−ｎ，２５−ｎ＋１）にはハ
イ状態の第１クロック信号φ21が第１クロック信号ライ
ンＬ21を通じて印加される。
【００２９】なお、複数個の第２スイッチングＭＯＳト
ランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n）のうち奇数番
目のトランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n-1）も短
絡され、隣接する奇数番目の第２ゲート電極と偶数番目
の第１ゲート電極（２６−１，２５−２），（２６−
３，２５−４）・・・・（２６−ｎ−１，２５−ｎ）に
はロー状態の第２クロック信号φ22が第２クロック信号
ライン（Ｌ22）を通じて印加される。
ランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n）のうち奇数番
目のトランジスタ（Ｔ21，Ｔ23，・・・・Ｔ2n-1）も短
絡され、隣接する奇数番目の第２ゲート電極と偶数番目
の第１ゲート電極（２６−１，２５−２），（２６−
３，２５−４）・・・・（２６−ｎ−１，２５−ｎ）に
はロー状態の第２クロック信号φ22が第２クロック信号
ライン（Ｌ22）を通じて印加される。
【００３０】従って、本発明のＣＣＤは図６ｂのように
電位が分布され、奇数番目の第１ゲート電極（２５−
１，２５−３・・・・２５−ｎ−１）に対応するｎ型不
純物領域２２に深いポテンシャル井戸が形成されて電荷
が蓄えられる。
電位が分布され、奇数番目の第１ゲート電極（２５−
１，２５−３・・・・２５−ｎ−１）に対応するｎ型不
純物領域２２に深いポテンシャル井戸が形成されて電荷
が蓄えられる。
【００３１】一方、図７を参照すると、一定の時間が過
ぎた後、時間ｔ＝１でそれぞれロー及びハイ状態のクロ
ック信号φ21，φ22が印加される。この場合もハイ状態
の電荷転送方向の制御信号ＤＣが第１制御信号ラインＬ
23を通じて複数個の第２スイッチングＭＯＳトランジス
タ（Ｔ21，Ｔ22・・・・Ｔ2n）のゲートに印加されてオ
ンになっている。
ぎた後、時間ｔ＝１でそれぞれロー及びハイ状態のクロ
ック信号φ21，φ22が印加される。この場合もハイ状態
の電荷転送方向の制御信号ＤＣが第１制御信号ラインＬ
23を通じて複数個の第２スイッチングＭＯＳトランジス
タ（Ｔ21，Ｔ22・・・・Ｔ2n）のゲートに印加されてオ
ンになっている。
【００３２】図６でとは異なり、オンとなっている第２
スイッチングＭＯＳトランジスタ（Ｔ21，Ｔ22・・・・
Ｔ2n）のうち偶数番目のトランジスタ（Ｔ22，Ｔ24，・
・・・Ｔ2n）によって、隣接する偶数番目の第２ゲート
電極と奇数番目の第１ゲート電極（２６−２，２５−
３），（２６−４，２５−５）・・・・（２６−ｎ，２
５−ｎ＋１）にはロー状態の第１クロック信号φ21が第
１クロック信号ラインＬ21を通じて印加される。
スイッチングＭＯＳトランジスタ（Ｔ21，Ｔ22・・・・
Ｔ2n）のうち偶数番目のトランジスタ（Ｔ22，Ｔ24，・
・・・Ｔ2n）によって、隣接する偶数番目の第２ゲート
電極と奇数番目の第１ゲート電極（２６−２，２５−
３），（２６−４，２５−５）・・・・（２６−ｎ，２
５−ｎ＋１）にはロー状態の第１クロック信号φ21が第
１クロック信号ラインＬ21を通じて印加される。
【００３３】一方、オンとなっている第２スイッチング
ＭＯＳトランジスタ（Ｔ21，Ｔ22・・・・Ｔ2n）のうち
奇数番目のトランジスタ（Ｔ21，Ｔ23，・・・・
Ｔ2n-1）によって、隣接する奇数番目の第２ゲート電極
と偶数番目の第１ゲート電極（２６−１，２５−２），
（２６−３，２５−４）・・・・（２６−ｎ−１，２５
−ｎ）にはハイ状態の第２クロック信号φ22が第２クロ
ック信号ラインＬ22を通じて印加される。
ＭＯＳトランジスタ（Ｔ21，Ｔ22・・・・Ｔ2n）のうち
奇数番目のトランジスタ（Ｔ21，Ｔ23，・・・・
Ｔ2n-1）によって、隣接する奇数番目の第２ゲート電極
と偶数番目の第１ゲート電極（２６−１，２５−２），
（２６−３，２５−４）・・・・（２６−ｎ−１，２５
−ｎ）にはハイ状態の第２クロック信号φ22が第２クロ
ック信号ラインＬ22を通じて印加される。
【００３４】従って、電位が図７ｂのように分布され、
偶数番目の第１ゲート電極（２５−２，２５−４・・・
・２５−ｎ）に対応するｎ型不純物領域２２に深いポテ
ンシャル井戸が形成される。時間ｔ＝０で奇数番目の第
１ゲート電極（２５−１，２５−３・・・・２５−ｎ−
１）に対応するｎ型不純物領域２２に蓄えられていた電
荷は、次の偶数番目の第１ゲート電極（２５−２，２５
−４・・・・２５−ｎ）に対応するｎ型不純物領域２２
に転送されて蓄えられる。互いに位相が反対である２相
クロック信号φ21，φ22が一定の間隔に続いて印加され
ると、電荷は前記のように左側から右側に転送してセン
ス増幅器を通じて電気的信号として出力される。
偶数番目の第１ゲート電極（２５−２，２５−４・・・
・２５−ｎ）に対応するｎ型不純物領域２２に深いポテ
ンシャル井戸が形成される。時間ｔ＝０で奇数番目の第
１ゲート電極（２５−１，２５−３・・・・２５−ｎ−
１）に対応するｎ型不純物領域２２に蓄えられていた電
荷は、次の偶数番目の第１ゲート電極（２５−２，２５
−４・・・・２５−ｎ）に対応するｎ型不純物領域２２
に転送されて蓄えられる。互いに位相が反対である２相
クロック信号φ21，φ22が一定の間隔に続いて印加され
ると、電荷は前記のように左側から右側に転送してセン
ス増幅器を通じて電気的信号として出力される。
【００３５】図８と図９は前記とは反対に電荷を右側か
ら左側に転送する場合の動作を説明するための図であ
る。図８は外部からロー状態の電荷転送方向の制御信号
ＤＣが入力され、ハイ及びロー状態のクロック信号
φ21，φ22がそれぞれ図示のように印加されるｔ＝０の
ときを表わす。複数個の第２スイッチングＭＯＳトラン
ジスタ（Ｔ21，Ｔ22，・・・・Ｔ2n）は第１制御信号ラ
インＬ23を通じてロー状態の電荷転送方向の制御信号Ｄ
Ｃがゲートに印加されてオフとなり、複数個の第１スイ
ッチングＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ
1n）はインバータ２７を通じて反転したハイ状態の電荷
転送方向の制御信号がＤＣが第２制御信号ラインＬ24を
通じてゲートに印加されてオンになる。
ら左側に転送する場合の動作を説明するための図であ
る。図８は外部からロー状態の電荷転送方向の制御信号
ＤＣが入力され、ハイ及びロー状態のクロック信号
φ21，φ22がそれぞれ図示のように印加されるｔ＝０の
ときを表わす。複数個の第２スイッチングＭＯＳトラン
ジスタ（Ｔ21，Ｔ22，・・・・Ｔ2n）は第１制御信号ラ
インＬ23を通じてロー状態の電荷転送方向の制御信号Ｄ
Ｃがゲートに印加されてオフとなり、複数個の第１スイ
ッチングＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ
1n）はインバータ２７を通じて反転したハイ状態の電荷
転送方向の制御信号がＤＣが第２制御信号ラインＬ24を
通じてゲートに印加されてオンになる。
【００３６】従って、オンとなっている第１スイッチン
グＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）の
うち奇数番目のトランジスタ（Ｔ11，Ｔ13，・・・・Ｔ
1n-1）によって、隣接する奇数番目の第１ゲート電極と
第２ゲート電極（２５−１，２６−２），（２５−３，
２６−３）・・・・（２５−ｎ−１，２６−ｎ−１）に
はハイ状態の第１クロック信号φ21が第１クロック信号
ラインＬ21を通じて印加される。
グＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）の
うち奇数番目のトランジスタ（Ｔ11，Ｔ13，・・・・Ｔ
1n-1）によって、隣接する奇数番目の第１ゲート電極と
第２ゲート電極（２５−１，２６−２），（２５−３，
２６−３）・・・・（２５−ｎ−１，２６−ｎ−１）に
はハイ状態の第１クロック信号φ21が第１クロック信号
ラインＬ21を通じて印加される。
【００３７】一方、第１スイッチングＭＯＳトランジス
タ（Ｔ11，Ｔ12，・・・・Ｔ1n）のうち偶数番目のトラ
ンジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）によって、隣接
する偶数番目の第１ゲート電極と第２ゲート電極（２５
−２，２６−２），（２５−４，２６−４）・・・・
（２５−ｎ，２６−ｎ）にはロー状態の第２クロック信
号φ22が第２クロック信号ラインＬ22を通じて印加され
る。
タ（Ｔ11，Ｔ12，・・・・Ｔ1n）のうち偶数番目のトラ
ンジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）によって、隣接
する偶数番目の第１ゲート電極と第２ゲート電極（２５
−２，２６−２），（２５−４，２６−４）・・・・
（２５−ｎ，２６−ｎ）にはロー状態の第２クロック信
号φ22が第２クロック信号ラインＬ22を通じて印加され
る。
【００３８】それ故に、電位が図８ｂのように分布さ
れ、奇数番目の第１ゲート電極（２５−１，２５−３・
・・・２５−ｎ−１）に対応するｎ型不純物領域２２に
ポテンシャル井戸が形成されて電荷が蓄えられる。
れ、奇数番目の第１ゲート電極（２５−１，２５−３・
・・・２５−ｎ−１）に対応するｎ型不純物領域２２に
ポテンシャル井戸が形成されて電荷が蓄えられる。
【００３９】一方、図９は、一定の時間が経た後、時間
ｔ＝１でロー及びハイ状態のクロック信号φ21，φ22が
図示のように印加される状態である。この場合でもハイ
状態に反転した電荷転送方向の制御信号ＤＣが第２信号
制御ラインＬ24を通じて印加されるので、第１スイッチ
ングＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）
がオンになる。
ｔ＝１でロー及びハイ状態のクロック信号φ21，φ22が
図示のように印加される状態である。この場合でもハイ
状態に反転した電荷転送方向の制御信号ＤＣが第２信号
制御ラインＬ24を通じて印加されるので、第１スイッチ
ングＭＯＳトランジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）
がオンになる。
【００４０】短絡された第１スイッチングＭＯＳトラン
ジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）のうち奇数番目の
トランジスタ（Ｔ11，Ｔ13，・・・・Ｔ1n-1）で、隣接
する奇数番目の第１ゲート電極と第２ゲート電極（２５
−１，２６−１），（２５−３，２６−３）・・・・
（２５−ｎ−１，２６−ｎ−１）には図８とは異なって
第１クロック信号ラインＬ21を通じてロー状態の第１ク
ロック信号φ21が印加される。
ジスタ（Ｔ11，Ｔ12，・・・・Ｔ1n）のうち奇数番目の
トランジスタ（Ｔ11，Ｔ13，・・・・Ｔ1n-1）で、隣接
する奇数番目の第１ゲート電極と第２ゲート電極（２５
−１，２６−１），（２５−３，２６−３）・・・・
（２５−ｎ−１，２６−ｎ−１）には図８とは異なって
第１クロック信号ラインＬ21を通じてロー状態の第１ク
ロック信号φ21が印加される。
【００４１】一方、偶数の第１スイッチングＭＯＳトラ
ンジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）も短絡されてお
り、隣接する偶数番目の第１ゲート電極と第２ゲート電
極（２５−２，２６−２），（２５−４，２６−４）・
・・・（２５−ｎ，２６−ｎ）には第２クロック信号ラ
インＬ22を通じてハイ状態の第２クロック信号φ22が印
加される。
ンジスタ（Ｔ12，Ｔ14，・・・・Ｔ1n）も短絡されてお
り、隣接する偶数番目の第１ゲート電極と第２ゲート電
極（２５−２，２６−２），（２５−４，２６−４）・
・・・（２５−ｎ，２６−ｎ）には第２クロック信号ラ
インＬ22を通じてハイ状態の第２クロック信号φ22が印
加される。
【００４２】従って、電位が図９ｂのように分布され、
偶数番目の第１ゲート電極（２５−２，２５−４，・・
・・２５−ｎ）に対応するｎ型不純物領域２２に深いポ
テンシャル井戸が形成される。
偶数番目の第１ゲート電極（２５−２，２５−４，・・
・・２５−ｎ）に対応するｎ型不純物領域２２に深いポ
テンシャル井戸が形成される。
【００４３】これにより、時間ｔ＝０で奇数番目の第１
ゲート電極（２５−１，２５−３，・・・・２５−ｎ）
に対応するｎ型不純物領域２２に蓄えられていた電荷は
一定時間の経過後、時間ｔ＝１以前の偶数番目の第１ゲ
ート電極（２５−０，２５−２，２５−４・・・・２５
−ｎ）に対応するｎ型不純物領域２２に転送される。互
いに反対の位相を有する２相クロック信号φ21，φ22が
一定の間隔に続いて印加されると、電荷は前記のように
右側から左側に転送され、センス増幅部を通じて電気的
信号として出力される。
ゲート電極（２５−１，２５−３，・・・・２５−ｎ）
に対応するｎ型不純物領域２２に蓄えられていた電荷は
一定時間の経過後、時間ｔ＝１以前の偶数番目の第１ゲ
ート電極（２５−０，２５−２，２５−４・・・・２５
−ｎ）に対応するｎ型不純物領域２２に転送される。互
いに反対の位相を有する２相クロック信号φ21，φ22が
一定の間隔に続いて印加されると、電荷は前記のように
右側から左側に転送され、センス増幅部を通じて電気的
信号として出力される。
【００４４】
【発明の効果】前記のような本発明によると、ＣＣＤの
電荷転送方向を正方向または逆方向に変えることが出来
る。だから、両方向ＣＣＤをイメージセンサに適用する
場合、メモリまたはシフトレジスタのような別途の外部
回路を使用せず電荷転送方向だけを変更することで、ミ
ラーイメージを直接容易に得ることが出来る。
電荷転送方向を正方向または逆方向に変えることが出来
る。だから、両方向ＣＣＤをイメージセンサに適用する
場合、メモリまたはシフトレジスタのような別途の外部
回路を使用せず電荷転送方向だけを変更することで、ミ
ラーイメージを直接容易に得ることが出来る。
【００４５】遅延線に適用する場合、信号電荷を前後に
方向を変えて遅延させた後に抽出する方法を使用する
と、遅延線を構成するゲート電極の数を大幅低減できる
長所がある。なお、信号処理にこれを適用すると、信号
電荷を時間と空間的に前後に移動させることができて信
号処理システムを簡単に具現することができ、多様な機
能を付与する効果がある。
方向を変えて遅延させた後に抽出する方法を使用する
と、遅延線を構成するゲート電極の数を大幅低減できる
長所がある。なお、信号処理にこれを適用すると、信号
電荷を時間と空間的に前後に移動させることができて信
号処理システムを簡単に具現することができ、多様な機
能を付与する効果がある。
【図１】 従来の電荷結合素子の断面図及び位置による
エネルギー準位図である。
エネルギー準位図である。
【図２】 図１の電荷結合素子に印加される２相クロッ
ク信号の波形図である。
ク信号の波形図である。
【図３】 図１の電荷結合素子の動作を示す図面であ
る。
る。
【図４】 図１の電荷結合素子の動作を示す図面であ
る。
る。
【図５】 本発明の電荷結合素子の断面図である。
【図６】 図５の電荷結合素子の動作を示す図面であ
る。
る。
【図７】 図５の電荷結合素子の動作を示す図面であ
る。
る。
【図８】 図５の電荷結合素子の動作を示す図面であ
る。
る。
【図９】 図５の電荷結合素子の動作を示す図面であ
る。
る。
２１…半導体基板、２２…ｎ型不純物領域、２３…低濃
度のｎ- 型バリヤ領域、２４…ゲート酸化膜、２５…第
１ゲート電極、２６…第２ゲート電極、２７…インバー
タ、Ｔ11，Ｔ12，・・・・Ｔn1，Ｔn2…スイッチングＭ
ＯＳトランジスタ、Ｌ21，Ｌ22…クロック信号ライン、
Ｌ23，Ｌ24…電荷転送方向の制御信号ライン。
度のｎ- 型バリヤ領域、２４…ゲート酸化膜、２５…第
１ゲート電極、２６…第２ゲート電極、２７…インバー
タ、Ｔ11，Ｔ12，・・・・Ｔn1，Ｔn2…スイッチングＭ
ＯＳトランジスタ、Ｌ21，Ｌ22…クロック信号ライン、
Ｌ23，Ｌ24…電荷転送方向の制御信号ライン。
Claims (1)
- 【請求項１】 第１導電型の半導体基板と、 半導体基板内に形成され、第２導電型を有する不純物領
域と、 前記不純物領域内に互いに一定の間隔を置いて形成さ
れ、各々第２導電型を有する複数個の低濃度のバリヤ領
域と、 基板上に形成されたゲート酸化膜と、 隣接するバリヤ領域の間の不純物領域に対応するゲート
酸化膜上に形成された複数個の第１ゲート電極と、 前記複数個のバリヤ領域に対応するゲート酸化膜上に形
成され、前記複数個の第１ゲート電極と交互に配列され
る複数個の第２ゲート電極と、 前記複数個の第１及び第２ゲート電極のうち隣接する第
１ゲート電極と第２ゲート電極との間に連結される、電
荷転送方向を一方向にスイッチングするための複数個の
第１ＭＯＳトランジスタと、 前記複数個の第１及び第２ゲート電極のうち隣接する第
２ゲート電極と第１ゲート電極との間に連結され、前記
第１ＭＯＳトランジスタの隣接するものの間に接続され
る、電荷転送方向を前記方向と反対方向にスイッチング
するための複数個の第２ＭＯＳトランジスタと、 外部からの電荷転送方向の制御信号を前記複数個の第１
ＭＯＳトランジスタに印加するための第１電荷転送方向
の制御信号ラインと、 外部からの電荷転送方向の制御信号を反転させるための
インバータと、 インバータを通じて反転した電荷転送方向の制御信号を
前記複数個の第２ＭＯＳトランジスタに印加するための
第２電荷転送方向の制御信号ラインと、 前記複数個の第１及び第２ＭＯＳトランジスタのうち隣
接する偶数番目の第２ＭＯＳトランジスタと奇数番目の
第１ＭＯＳトランジスタの間に連結され、第１クロック
信号を加える第１クロック信号ラインと、 前記複数個の第１及び第２ＭＯＳトランジスタのうち隣
接する奇数番目の第２ＭＯＳトランジスタと偶数番目の
第１ＭＯＳトランジスタの間に連結され、第２クロック
信号を加える第２クロック信号ラインと、を含むことを
特徴とする両方向電荷結合素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR23416/1993 | 1993-11-05 | ||
| KR1019930023416A KR970010687B1 (ko) | 1993-11-05 | 1993-11-05 | 쌍방형 전하결합소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183489A true JPH07183489A (ja) | 1995-07-21 |
| JP2732231B2 JP2732231B2 (ja) | 1998-03-25 |
Family
ID=19367392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290375A Expired - Fee Related JP2732231B2 (ja) | 1993-11-05 | 1994-11-01 | 両方向の電荷結合素子 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2732231B2 (ja) |
| KR (1) | KR970010687B1 (ja) |
| DE (1) | DE4433869C2 (ja) |
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|---|---|---|---|---|
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| JP2002016238A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| SG115693A1 (en) * | 2003-05-21 | 2005-10-28 | Asml Netherlands Bv | Method for coating a substrate for euv lithography and substrate with photoresist layer |
| JP4660086B2 (ja) * | 2003-12-01 | 2011-03-30 | 三洋電機株式会社 | 固体撮像素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508668B2 (ja) * | 1986-11-10 | 1996-06-19 | ソニー株式会社 | 電荷転送装置 |
| US5289408A (en) * | 1989-02-09 | 1994-02-22 | Olympus Optical Co., Ltd. | Memory apparatus using tunnel current techniques |
-
1993
- 1993-11-05 KR KR1019930023416A patent/KR970010687B1/ko not_active IP Right Cessation
-
1994
- 1994-06-07 US US08/255,268 patent/US5420812A/en not_active Expired - Lifetime
- 1994-09-22 DE DE4433869A patent/DE4433869C2/de not_active Expired - Fee Related
- 1994-11-01 JP JP6290375A patent/JP2732231B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015804A (ko) | 1995-06-17 |
| KR970010687B1 (ko) | 1997-06-30 |
| US5420812A (en) | 1995-05-30 |
| DE4433869A1 (de) | 1995-05-11 |
| JP2732231B2 (ja) | 1998-03-25 |
| DE4433869C2 (de) | 1996-07-18 |
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