JPH071789B2 - リ−ド付き電子部品 - Google Patents
リ−ド付き電子部品Info
- Publication number
- JPH071789B2 JPH071789B2 JP61047856A JP4785686A JPH071789B2 JP H071789 B2 JPH071789 B2 JP H071789B2 JP 61047856 A JP61047856 A JP 61047856A JP 4785686 A JP4785686 A JP 4785686A JP H071789 B2 JPH071789 B2 JP H071789B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- brazing
- metallized
- external lead
- silver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は外部リード端子を有する電子部品、具体的には
半導体収納用セラミックパッケージ、ハイブリッドIC用
配線基板等のリード付き電子部品の改良に関するもので
ある。
半導体収納用セラミックパッケージ、ハイブリッドIC用
配線基板等のリード付き電子部品の改良に関するもので
ある。
（従来の技術） 従来、リード付き電子部品、例えば半導体集積回路素子
を収納するためのセラミックパッケージは第３図に示す
ようにセラミック、ガラス等の電気絶縁材料から成り、
その上面及び側面にモリブデン（Mo）、タングステン
（Ｗ）、マンガン（Mn）等の高融点金属粉末から成るメ
タライズ金属層12を有する絶縁基体11と、半導体集積回
路素子を外部電気回路に電気的に接続するために前記メ
タライズ金属層12に銀ロウ（Ag-Cu合金）を介してロウ
付けされた外部リード端子13と蓋体14とから構成されて
おり、その内部に半導体集積回路15が収納され、気密封
止されて半導体装置となる。
を収納するためのセラミックパッケージは第３図に示す
ようにセラミック、ガラス等の電気絶縁材料から成り、
その上面及び側面にモリブデン（Mo）、タングステン
（Ｗ）、マンガン（Mn）等の高融点金属粉末から成るメ
タライズ金属層12を有する絶縁基体11と、半導体集積回
路素子を外部電気回路に電気的に接続するために前記メ
タライズ金属層12に銀ロウ（Ag-Cu合金）を介してロウ
付けされた外部リード端子13と蓋体14とから構成されて
おり、その内部に半導体集積回路15が収納され、気密封
止されて半導体装置となる。
この従来のセラミックパッケージは外部リード端子13を
絶縁基体11側面のメタライズ金属層12に強固にロウ付け
するために通常、該メタライズ金属層12の外表面にはロ
ウ材と接合性がよいニッケル（Ni）がめっきにより被着
されている。
絶縁基体11側面のメタライズ金属層12に強固にロウ付け
するために通常、該メタライズ金属層12の外表面にはロ
ウ材と接合性がよいニッケル（Ni）がめっきにより被着
されている。
しかし乍ら、この従来のセラミックパッケージは外部リ
ード端子13をメタライズ金属層12へロウ付けするのに銀
ロウ（Ag-Cu合金）を使用しており、該銀ロウはロウ付
け後、大気中に含まれる水分が付着すると銀ロウ中の銅
が酸化され、銅の酸化物（錆）を形成して変色すること
がある。この銅の酸化物は導電性で、かつ拡散しやすい
という性質を有しているため多数の外部リード端子が近
接してロウ付けされている場合には、前記錆の拡散によ
り隣接する外部リード端子が短絡し、その結果、半導体
装置としての、機能に支障を来すという重大な欠点を誘
発する。
ード端子13をメタライズ金属層12へロウ付けするのに銀
ロウ（Ag-Cu合金）を使用しており、該銀ロウはロウ付
け後、大気中に含まれる水分が付着すると銀ロウ中の銅
が酸化され、銅の酸化物（錆）を形成して変色すること
がある。この銅の酸化物は導電性で、かつ拡散しやすい
という性質を有しているため多数の外部リード端子が近
接してロウ付けされている場合には、前記錆の拡散によ
り隣接する外部リード端子が短絡し、その結果、半導体
装置としての、機能に支障を来すという重大な欠点を誘
発する。
そこで、かかる欠点を解消するために本願出願人は先に
銀ロウの銅に代えてゲルマニウムを含有させた銀−ゲル
マニウムから成るロウ材を提案した。
銀ロウの銅に代えてゲルマニウムを含有させた銀−ゲル
マニウムから成るロウ材を提案した。
この銀とゲルマニウムから成るロウ材は大気中に含まれ
る水分等が付着したとしても導電性の錆を発生すること
はなく、隣接する外部リード端子間を短絡させることを
皆無とするもののロウ付けの時間が長いとロウ材中のゲ
ルマニウムがメタライズ金属層表面に被着させたニッケ
ルめっき層内に拡散し、脆弱なニッケル−ゲルマニウム
の化合物を生成して、接合強度を大きく低下させてしま
うという課題を有していた。
る水分等が付着したとしても導電性の錆を発生すること
はなく、隣接する外部リード端子間を短絡させることを
皆無とするもののロウ付けの時間が長いとロウ材中のゲ
ルマニウムがメタライズ金属層表面に被着させたニッケ
ルめっき層内に拡散し、脆弱なニッケル−ゲルマニウム
の化合物を生成して、接合強度を大きく低下させてしま
うという課題を有していた。
（発明の目的） 本発明者等は上記欠点に鑑み種々の実験の結果、絶縁基
体表面のタングステン（Ｗ），モリブデン（Mo），マン
ガン（Mn）等の高融点金属から成るメタライズ金属層上
に、化学的に安定な白金（Pt），パラジウム（Pd），ロ
ジウム（Rh），金（Au）もしくはそれらの合金を主成分
とする金属層を形成し、該金属層上に銀（Ag）およびゲ
ルマニウム（Ge）から成るロウ材を用いて外部リード端
子をロウ付けすると導電性の錆の発生を防止して、かつ
外部リード端子をメタライズ金属層上に強固にロウ付け
し得ることを知見した。
体表面のタングステン（Ｗ），モリブデン（Mo），マン
ガン（Mn）等の高融点金属から成るメタライズ金属層上
に、化学的に安定な白金（Pt），パラジウム（Pd），ロ
ジウム（Rh），金（Au）もしくはそれらの合金を主成分
とする金属層を形成し、該金属層上に銀（Ag）およびゲ
ルマニウム（Ge）から成るロウ材を用いて外部リード端
子をロウ付けすると導電性の錆の発生を防止して、かつ
外部リード端子をメタライズ金属層上に強固にロウ付け
し得ることを知見した。
本発明は上記知見に基づき、変色や電子部品としての機
能に支障を来すような導電性の錆の発生を防止し、かつ
外部リード端子のロウ付け強度が極めて強固なリード付
き電子部品を提供することをその目的とするものであ
る。
能に支障を来すような導電性の錆の発生を防止し、かつ
外部リード端子のロウ付け強度が極めて強固なリード付
き電子部品を提供することをその目的とするものであ
る。
（問題点を解決するための手段） 本発明は絶縁基体表面のメタライズ金属層上に白金（P
t），パラジウム（Pd），ロジウム（Rh），金（Au）も
しくはそれらの合金を主成分とする金属層を設け、該金
属層上に銀（Ag）およびゲルマニウム（Ge）から成るロ
ウ材を使用して外部リード端子を取着したことを特徴と
するものである。
t），パラジウム（Pd），ロジウム（Rh），金（Au）も
しくはそれらの合金を主成分とする金属層を設け、該金
属層上に銀（Ag）およびゲルマニウム（Ge）から成るロ
ウ材を使用して外部リード端子を取着したことを特徴と
するものである。
本発明は半導体収納用セラミックパッケージ，ハイブリ
ッドIC用配線基板等のように絶縁基体のメタライズ金属
層上に外部リード端子が取着される電子部品のすべてに
適用される。
ッドIC用配線基板等のように絶縁基体のメタライズ金属
層上に外部リード端子が取着される電子部品のすべてに
適用される。
（実施例） 次に本発明を第１図及び第２図に示す実施例に基づき詳
細に説明する。
細に説明する。
第１図は本発明のリード付き電子部品を半導体収納用セ
ラミックパッケージを例に採って示した断面図であり、
第２図は第１図の要部拡大断面図である。
ラミックパッケージを例に採って示した断面図であり、
第２図は第１図の要部拡大断面図である。
図において、１はセラミック、ガラス等の電気絶縁材料
から成る絶縁基体であり、その上面中央に半導体素子を
収納するための空所を形成する段状の凹部が設けてあ
る。
から成る絶縁基体であり、その上面中央に半導体素子を
収納するための空所を形成する段状の凹部が設けてあ
る。
前記基体１凹部底面には半導体集積回路素子５が接着材
を介し取着されている。
を介し取着されている。
前記絶縁基体１には凹部段状上面から側面にかけて導出
しているメタライズ金属層２が形成されており、メタラ
イズ金属層２の凹部段状上面部には集積回路素子５の電
極がワイヤ８を介し電気的に接続され、またメタライズ
金属層２の基体１側面部には外部電気回路と接続される
外部リード端子３が銀（Ag）およびゲルマニウム（Ge）
を主成分とするロウ材６を介しロウ付けされている（第
２図参照）。
しているメタライズ金属層２が形成されており、メタラ
イズ金属層２の凹部段状上面部には集積回路素子５の電
極がワイヤ８を介し電気的に接続され、またメタライズ
金属層２の基体１側面部には外部電気回路と接続される
外部リード端子３が銀（Ag）およびゲルマニウム（Ge）
を主成分とするロウ材６を介しロウ付けされている（第
２図参照）。
前記メタライズ金属層２はタングステン（Ｗ），モリブ
デン（Mo）もしくはマンガン（Mn）等の高融点金属粉末
から成り、従来周知のスクリーン印刷等の厚膜手法を採
用することにより絶縁基体１の上面及び側面に形成され
る。
デン（Mo）もしくはマンガン（Mn）等の高融点金属粉末
から成り、従来周知のスクリーン印刷等の厚膜手法を採
用することにより絶縁基体１の上面及び側面に形成され
る。
また、前記メタライズ金属層２の基体１側面部には白金
（Pt），パラジウム（Pd），ロジウム（Rh），金（Au）
もしくはそれらの合金を主成分とする金属層４がめっ
き、真空蒸着，スパッタリング等の手法により被着形成
されており、金属層４は化学的に極めて安定であること
から後述する銀−ゲルマニウムから成るロウ材を介し外
部リード端子３をロウ付けする際、ゲルマニウムが拡散
したとしても脆弱な化合物を生成することは一切なく、
外部リード端子の接合強度を極めて大となすことができ
る。
（Pt），パラジウム（Pd），ロジウム（Rh），金（Au）
もしくはそれらの合金を主成分とする金属層４がめっ
き、真空蒸着，スパッタリング等の手法により被着形成
されており、金属層４は化学的に極めて安定であること
から後述する銀−ゲルマニウムから成るロウ材を介し外
部リード端子３をロウ付けする際、ゲルマニウムが拡散
したとしても脆弱な化合物を生成することは一切なく、
外部リード端子の接合強度を極めて大となすことができ
る。
また、金属層４は銀−ゲルマニウムを主成分とするロウ
材と反応性（濡れ性）がよく、外部リード端子３をメタ
ライズ禁句層２に極めて強固にロウ付けすることも可能
となる。
材と反応性（濡れ性）がよく、外部リード端子３をメタ
ライズ禁句層２に極めて強固にロウ付けすることも可能
となる。
前記メタライズ金属層２（実際には表面に金属層４が被
着形成されている）上に外部リード端子３をロウ付けす
るロウ材は銀（Ag）にゲルマニウム（Ge）を例えば0.05
乃至10wt％含有させたものであり、該ロウ材は耐腐蝕性
に極めて優れ、大気中に含まれる水分等が付着したとし
ても導電性の錆を発生することはなく近接する外部リー
ド端子３間を短絡させることもない。
着形成されている）上に外部リード端子３をロウ付けす
るロウ材は銀（Ag）にゲルマニウム（Ge）を例えば0.05
乃至10wt％含有させたものであり、該ロウ材は耐腐蝕性
に極めて優れ、大気中に含まれる水分等が付着したとし
ても導電性の錆を発生することはなく近接する外部リー
ド端子３間を短絡させることもない。
また前記絶縁基体１の上面にはセラミック，ガラス等の
電気絶縁材料から成る蓋体７がガラス、樹脂等の封止部
材を介して取着されており、これにより半導体収納用セ
ラミックパッケージ内部の空所は外気から完全に気密に
封止され、最終製品である半導体装置となる。
電気絶縁材料から成る蓋体７がガラス、樹脂等の封止部
材を介して取着されており、これにより半導体収納用セ
ラミックパッケージ内部の空所は外気から完全に気密に
封止され、最終製品である半導体装置となる。
かくして本発明のリード付き電子部品によれば外部リー
ド端子が取着されるメタライズ金属層上にロウ材と濡れ
性が良く、かつ化学的に安定な白金（Pt），パラジウム
（Pd），ロジウム（Rh），金（Au）もしくはそれらの合
金を主成分とする金属層を設け、該金属層上に銀（Ag）
およびゲルマニウム（Ge）から成るロウ材を使用して外
部リード端子を取着したことにより、変色や電子部品と
しての機能に支障を来すような導電性の錆の発生を防止
し、かつ外部リード端子のロウ付け強度も極めて強固と
なすことができる。
ド端子が取着されるメタライズ金属層上にロウ材と濡れ
性が良く、かつ化学的に安定な白金（Pt），パラジウム
（Pd），ロジウム（Rh），金（Au）もしくはそれらの合
金を主成分とする金属層を設け、該金属層上に銀（Ag）
およびゲルマニウム（Ge）から成るロウ材を使用して外
部リード端子を取着したことにより、変色や電子部品と
しての機能に支障を来すような導電性の錆の発生を防止
し、かつ外部リード端子のロウ付け強度も極めて強固と
なすことができる。
（実験例） 次に本発明の作用効果を実験例に基づき説明する。
（Ｉ）評価試料 アルミナ質セラミックスから成るセラミック基板にタン
グステン（Ｗ），モリブデン（Mo），マンガン（Mn）等
から成るメタライズ用ペーストを使用して長さ2.0mm、
幅2.0mm、厚み30μｍのパターンを50個及び100個それぞ
れ印刷するとともにこれを還元性雰囲気（窒素−水素雰
囲気）中、約1400〜1600℃の温度で焼成してセラミック
体表面にメタライズ金属層を被着させる。次に該メタラ
イズ金属層上に第１表に示す如く白金（Pt），パラジウ
ム（Pd），ロジウム（Rh），金（au）もしくはそれらの
合金及びニッケル（Ni）をめっきにより被着させる。
グステン（Ｗ），モリブデン（Mo），マンガン（Mn）等
から成るメタライズ用ペーストを使用して長さ2.0mm、
幅2.0mm、厚み30μｍのパターンを50個及び100個それぞ
れ印刷するとともにこれを還元性雰囲気（窒素−水素雰
囲気）中、約1400〜1600℃の温度で焼成してセラミック
体表面にメタライズ金属層を被着させる。次に該メタラ
イズ金属層上に第１表に示す如く白金（Pt），パラジウ
ム（Pd），ロジウム（Rh），金（au）もしくはそれらの
合金及びニッケル（Ni）をめっきにより被着させる。
次いで、長さ3.0mm、幅1.5mm、厚み0.25mmのロウ付部を
有し、長さ方向に該ロウ付部端部中央から延在した幅0.
4mm、厚み0.25mmのリード端子部を有するコバール（Fe-
Ni-Co）や42Alloy等から成る金属片を、前記めっき金属
層上にそれぞれ2mgのロウ材（Ag94％‐Ge6％合金及びAg
72％‐Cu28％合金）を使用してロウ付けしたものを準備
した。
有し、長さ方向に該ロウ付部端部中央から延在した幅0.
4mm、厚み0.25mmのリード端子部を有するコバール（Fe-
Ni-Co）や42Alloy等から成る金属片を、前記めっき金属
層上にそれぞれ2mgのロウ材（Ag94％‐Ge6％合金及びAg
72％‐Cu28％合金）を使用してロウ付けしたものを準備
した。
尚、比較試料１及び２は本発明品と比較するための比較
試料であり、比較試料１はメタライズ金属層上にニッケ
ルのめっきを行い従来の銀ロウ（Ag-Cu合金）を用いて
リード端子をロウ付けしたものであり、比較試料２はメ
タライズ金属層上にニッケルめっきを行い銀−ゲルマニ
ウムから成るロウ材を用いてリード端子をロウ付けした
ものである。
試料であり、比較試料１はメタライズ金属層上にニッケ
ルのめっきを行い従来の銀ロウ（Ag-Cu合金）を用いて
リード端子をロウ付けしたものであり、比較試料２はメ
タライズ金属層上にニッケルめっきを行い銀−ゲルマニ
ウムから成るロウ材を用いてリード端子をロウ付けした
ものである。
そしてこれららの評価試料を使用して下記の評価テスト
を行った。その結果を第１表に示す。
を行った。その結果を第１表に示す。
（II）実験方法 （ａ）耐腐蝕性テスト 上記パターン100個を有する評価試料を表面温度が450℃
に制御された熱板上に１分間載置した後、温度65℃，湿
度95％の恒温湿槽中にて各リード端子に交互に＋，−の
極性にて5Vの直流電圧を所定時間印加した後、顕微鏡に
て腐蝕または変色を観察し、腐蝕または変色したリード
端子，メタライズパターン及びロウ材部の数を数え、リ
ード端子，メタライズパターン及びロウ材部の総個数に
対する腐蝕発生率を求めた。
に制御された熱板上に１分間載置した後、温度65℃，湿
度95％の恒温湿槽中にて各リード端子に交互に＋，−の
極性にて5Vの直流電圧を所定時間印加した後、顕微鏡に
て腐蝕または変色を観察し、腐蝕または変色したリード
端子，メタライズパターン及びロウ材部の数を数え、リ
ード端子，メタライズパターン及びロウ材部の総個数に
対する腐蝕発生率を求めた。
（ｂ）外部リード端子ロウ付け強度テスト 上記パターン50個を有する評価試料のリード端子部をロ
ウ付け面と垂直方向に毎秒100gで張力を増加させながら
引っ張り、リード端子部がロウ付け部より剥離、または
リード端子部が破断した時の引っ張りの全荷重を測定
し、該全荷重のランク別に剥離または破断箇所を区分し
た。
ウ付け面と垂直方向に毎秒100gで張力を増加させながら
引っ張り、リード端子部がロウ付け部より剥離、または
リード端子部が破断した時の引っ張りの全荷重を測定
し、該全荷重のランク別に剥離または破断箇所を区分し
た。
尚、第１表中の破壊モード欄のＡはメタライズ金属層と
メタライズ金属層表面に被着した金属層の表面より剥離
したもの、Ｂはメタライズ金属層表面に被着した金属層
中より剥離したもの、Ｃはリード端子より破断したもの
を示す。
メタライズ金属層表面に被着した金属層の表面より剥離
したもの、Ｂはメタライズ金属層表面に被着した金属層
中より剥離したもの、Ｃはリード端子より破断したもの
を示す。
第１表から明らかなように、メタライズ金属層表面にニ
ッケル（Ni）の金属層を設け、ロウ材として銀ロウ（Ag
-Cu）合金を使用した比較試料１は耐腐蝕性が極めて悪
い。
ッケル（Ni）の金属層を設け、ロウ材として銀ロウ（Ag
-Cu）合金を使用した比較試料１は耐腐蝕性が極めて悪
い。
またメタライズ金属層表面にニッケル（Ni）の金属層を
設け、ロウ材として銀−ゲルマニウム（Ag-Ge）合金を
使用した比較試料２はニッケル金属層に腐蝕を発生する
とともにほとんどのリード端子が5Kg未満の張力で剥離
してしまいリー端子のロウ付け強度が著しく低い。
設け、ロウ材として銀−ゲルマニウム（Ag-Ge）合金を
使用した比較試料２はニッケル金属層に腐蝕を発生する
とともにほとんどのリード端子が5Kg未満の張力で剥離
してしまいリー端子のロウ付け強度が著しく低い。
これに対し本発明品は耐腐蝕性に極めて優れ、かつリー
ド端子を5Kg以上の張力で引っ張ったとしてもほとんど
剥がれることはなくリード端子のロウ付け強度が極めて
大きい。
ド端子を5Kg以上の張力で引っ張ったとしてもほとんど
剥がれることはなくリード端子のロウ付け強度が極めて
大きい。
特にメタライズ金属層上に被着される白金（Pt）、パラ
ジウム（Pd）、ロジウム（Rh）、金（Au）もしくはそれ
らの合金を主成分とした金属層の厚みを0.10乃至1.0μ
ｍとしておくと5Kgの張力で剥がれるリード端子は一本
もなく、リード端子のロウ付け強度を大となすことから
メタライズ金属層上に被着される前記金属から成る金属
層はその厚みを0.1乃至1.0μｍとしておくことが好まし
い。
ジウム（Pd）、ロジウム（Rh）、金（Au）もしくはそれ
らの合金を主成分とした金属層の厚みを0.10乃至1.0μ
ｍとしておくと5Kgの張力で剥がれるリード端子は一本
もなく、リード端子のロウ付け強度を大となすことから
メタライズ金属層上に被着される前記金属から成る金属
層はその厚みを0.1乃至1.0μｍとしておくことが好まし
い。
（発明の効果） 叙上の如く、本発明においては絶縁基体表面のメタライ
ズ金属層表面に白金（Pt）、パラジウム（Pd）、ロジウ
ム（Rh）、金（Au）もしくはそれらの合金を主成分とす
る金属層を設け、該金属層上に銀（Ag）およびゲルマニ
ウム（Ge）から成るロウ材を使用して外部リード端子を
取着することにより、変色や電子部品としての機能に支
障を来すような導電性の錆の発生を有効に防止し、かつ
外部リード端子のロウ付け強度を極めて強固として高信
頼性のリード付き電子部品を得ることができる。
ズ金属層表面に白金（Pt）、パラジウム（Pd）、ロジウ
ム（Rh）、金（Au）もしくはそれらの合金を主成分とす
る金属層を設け、該金属層上に銀（Ag）およびゲルマニ
ウム（Ge）から成るロウ材を使用して外部リード端子を
取着することにより、変色や電子部品としての機能に支
障を来すような導電性の錆の発生を有効に防止し、かつ
外部リード端子のロウ付け強度を極めて強固として高信
頼性のリード付き電子部品を得ることができる。
第１図は本発明を半導体収納用セラミックパッケージに
適用した場合の断面図、第２図は第１図の要部拡大断面
図、第３図は従来の半導体収納用セラミックパッケージ
の断面図である。 １……絶縁基体 ２……メタライズ金属層 ３……外部リード端子 ４……金属層
適用した場合の断面図、第２図は第１図の要部拡大断面
図、第３図は従来の半導体収納用セラミックパッケージ
の断面図である。 １……絶縁基体 ２……メタライズ金属層 ３……外部リード端子 ４……金属層
Claims (1)
- 【請求項１】絶縁基体表面のメタライズ金属層上に白金
（Pt）、パラジウム（Pd）、ロジウム（Ph）、金（Au）
もしくはそれらの合金を主成分とする金属層を設け、該
金属層上に銀（Ag）及びゲルマニウム（Ge）から成るロ
ウ材を使用して外部リード端子を取着したことを特徴と
するリード付き電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047856A JPH071789B2 (ja) | 1986-03-04 | 1986-03-04 | リ−ド付き電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047856A JPH071789B2 (ja) | 1986-03-04 | 1986-03-04 | リ−ド付き電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204560A JPS62204560A (ja) | 1987-09-09 |
| JPH071789B2 true JPH071789B2 (ja) | 1995-01-11 |
Family
ID=12787011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047856A Expired - Lifetime JPH071789B2 (ja) | 1986-03-04 | 1986-03-04 | リ−ド付き電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071789B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015016173A1 (ja) * | 2013-07-29 | 2017-03-02 | 京セラ株式会社 | 配線基板、リード付き配線基板および電子装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011157171A2 (zh) * | 2011-06-03 | 2011-12-22 | 华为技术有限公司 | 一种封装用绝缘环、绝缘环组合件和封装体 |
-
1986
- 1986-03-04 JP JP61047856A patent/JPH071789B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015016173A1 (ja) * | 2013-07-29 | 2017-03-02 | 京セラ株式会社 | 配線基板、リード付き配線基板および電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204560A (ja) | 1987-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH071789B2 (ja) | リ−ド付き電子部品 | |
| JP2627509B2 (ja) | 導電層を有する電子部品 | |
| JP2537064B2 (ja) | チップキャリア | |
| JP2759297B2 (ja) | リード付き電子部品 | |
| JP2571944B2 (ja) | チップキャリア | |
| JP2742625B2 (ja) | リード付き電子部品 | |
| JPH0736952B2 (ja) | メタライズ金属層の表面被覆構造 | |
| JP2831182B2 (ja) | 金の導電層を有する電子部品 | |
| JPS6158259A (ja) | チツプキヤリア | |
| JP2735708B2 (ja) | セラミック配線基板 | |
| JPS6251497B2 (ja) | ||
| JP2601313B2 (ja) | 半導体素子収納用パッケージ | |
| JP2764340B2 (ja) | 半導体素子収納用パッケージ | |
| JPS639957A (ja) | 半導体リ−ドフレ−ム | |
| JPH0787233B2 (ja) | 金の導電層を有する電子部品 | |
| JP2750232B2 (ja) | 電子部品収納用パッケージ | |
| JPS6383291A (ja) | 金の導電層を有する電子部品 | |
| JPS6151986A (ja) | リ−ド付き電子部品 | |
| JP2759296B2 (ja) | ロウ付け用材料 | |
| JP2003155593A (ja) | 配線基板 | |
| JPS62241364A (ja) | リ−ド付き電子部品及びその製造方法 | |
| JPH05222472A (ja) | リード付き電子部品 | |
| JP2685159B2 (ja) | 電子部品収納用パッケージ | |
| JP3537667B2 (ja) | 配線基板 | |
| JP3457748B2 (ja) | 配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |