JPH07176584A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07176584A JPH07176584A JP5322703A JP32270393A JPH07176584A JP H07176584 A JPH07176584 A JP H07176584A JP 5322703 A JP5322703 A JP 5322703A JP 32270393 A JP32270393 A JP 32270393A JP H07176584 A JPH07176584 A JP H07176584A
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Abstract
(57)【要約】
【目的】半導体集積回路のリーク電流のテストの容易化
を図る。 【構成】第１のＰチャンネルトランジスタ１１、および
第１のＰチャンネルトランジスタ１１と比べ、ゲート長
が短くかつオン，オフ動作が逆に変化するように配線さ
れ、かつ隣接して形成された第２のＰチャンネルトラン
ジスタ１２を備えたＰ型素子と、第１のＮチャンネルト
ランジスタ２１、および第１のＮチャンネルトランジス
タ２１と比べ、ゲート長が短くかつオン，オフ動作が逆
に変化するように配線され、かつ隣接して形成された第
２のＮチャンネルトランジスタ２２を備えたＮ型素子が
配列されてなる。
を図る。 【構成】第１のＰチャンネルトランジスタ１１、および
第１のＰチャンネルトランジスタ１１と比べ、ゲート長
が短くかつオン，オフ動作が逆に変化するように配線さ
れ、かつ隣接して形成された第２のＰチャンネルトラン
ジスタ１２を備えたＰ型素子と、第１のＮチャンネルト
ランジスタ２１、および第１のＮチャンネルトランジス
タ２１と比べ、ゲート長が短くかつオン，オフ動作が逆
に変化するように配線され、かつ隣接して形成された第
２のＮチャンネルトランジスタ２２を備えたＮ型素子が
配列されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、リーク電流のテストの容易化が図られた
半導体集積回路に関する。
し、詳細には、リーク電流のテストの容易化が図られた
半導体集積回路に関する。
【０００２】
【従来の技術】近年、消費電力が少なくかつ高速動作
し、さらに雑音排除性も良く、電源電圧の広い範囲で作
動するＣＭＯＳプロセスを採用した半導体集積回路が主
流を占めている。この半導体集積回路の基本回路は、Ｐ
チャンネルトランジスタとＮチャンネルトランジスタと
が直列に接続されたインバータから構成されており、動
作中であっても、いずれか一方のトランジスタがオフに
なっているため正常な場合は極めて微小な電流しか流れ
ないが、半導体集積回路のチップの製造プロセスにおい
て、例えば洗浄等が不十分であり異物等が混入した場合
に、この異物等が混入した部分に形成された素子に規定
以上のリーク電流が流れる場合がある。そこで、半導体
集積回路に流れるリーク電流を測定することにより半導
体集積回路に異常があることが判明するため、従来よ
り、この半導体集積回路の良否判断のテストの一環とし
て、この半導体集積回路リーク電流を測定するテスト方
法が採用されている。このテスト方法においては、テス
ト時間削減のため、効率のよいテストパターンを印加す
る必要がある。具体的には、半導体集積回路のＰチャン
ネルトランジスタやＮチャンネルトランジスタがなるべ
く多くオン，オフするような組合せをもつテストパター
ンが半導体集積回路に印加されて、この半導体集積回路
のリーク電流が測定される。測定されたリーク電流が規
定値を超えない場合には、さらに別のテストパターンが
印加されてリーク電流が測定される。
し、さらに雑音排除性も良く、電源電圧の広い範囲で作
動するＣＭＯＳプロセスを採用した半導体集積回路が主
流を占めている。この半導体集積回路の基本回路は、Ｐ
チャンネルトランジスタとＮチャンネルトランジスタと
が直列に接続されたインバータから構成されており、動
作中であっても、いずれか一方のトランジスタがオフに
なっているため正常な場合は極めて微小な電流しか流れ
ないが、半導体集積回路のチップの製造プロセスにおい
て、例えば洗浄等が不十分であり異物等が混入した場合
に、この異物等が混入した部分に形成された素子に規定
以上のリーク電流が流れる場合がある。そこで、半導体
集積回路に流れるリーク電流を測定することにより半導
体集積回路に異常があることが判明するため、従来よ
り、この半導体集積回路の良否判断のテストの一環とし
て、この半導体集積回路リーク電流を測定するテスト方
法が採用されている。このテスト方法においては、テス
ト時間削減のため、効率のよいテストパターンを印加す
る必要がある。具体的には、半導体集積回路のＰチャン
ネルトランジスタやＮチャンネルトランジスタがなるべ
く多くオン，オフするような組合せをもつテストパター
ンが半導体集積回路に印加されて、この半導体集積回路
のリーク電流が測定される。測定されたリーク電流が規
定値を超えない場合には、さらに別のテストパターンが
印加されてリーク電流が測定される。
【０００３】このように多数のテストパターンを半導体
集積回路に次々に印加して、そのうちのいくつかのテス
トパターンを印加した状態でリーク電流が測定され半導
体集積回路の良否が判断される。
集積回路に次々に印加して、そのうちのいくつかのテス
トパターンを印加した状態でリーク電流が測定され半導
体集積回路の良否が判断される。
【０００４】
【発明が解決しようとする課題】しかし上述したテスト
方法は、テスト時間削減のため、多数あるテストパター
ンの中から、リーク電流を効率よくテストする特定のパ
ターンをいくつか抽出する必要がある。近年益々、半導
体集積回路が複雑化かつ高集積化され、これら特定のテ
ストパターンの抽出も、益々困難な傾向となり、これに
対処するためのソフトウェア等の負担が増大し、問題と
なっている。また、抽出される特定のパターン数もさら
に増加傾向にあり、これに伴い、テスト時間も長くなる
という問題点がある。
方法は、テスト時間削減のため、多数あるテストパター
ンの中から、リーク電流を効率よくテストする特定のパ
ターンをいくつか抽出する必要がある。近年益々、半導
体集積回路が複雑化かつ高集積化され、これら特定のテ
ストパターンの抽出も、益々困難な傾向となり、これに
対処するためのソフトウェア等の負担が増大し、問題と
なっている。また、抽出される特定のパターン数もさら
に増加傾向にあり、これに伴い、テスト時間も長くなる
という問題点がある。
【０００５】本発明は、上記事情に鑑み、半導体集積回
路の良否判断のためのリーク電流のテストの容易化が図
られた半導体集積回路を提供することを目的とする。
路の良否判断のためのリーク電流のテストの容易化が図
られた半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、 （１）第１のＰチャンネルトランジスタ、および第１の
Ｐチャンネルトランジスタと比べ、ゲート長が短くかつ
オン，オフ動作が逆に変化するように配線されてなる、
第１のＰチャンネルトランジスタに隣接して形成された
第２のＰチャンネルトランジスタを備えたＰ型素子 （２）第１のＮチャンネルトランジスタ、および第１の
Ｎチャンネルトランジスタと比べ、ゲート長が短くかつ
オン，オフ動作が逆に変化するように配線されてなる、
第１のＮチャンネルトランジスタに隣接して形成された
第２のＮチャンネルトランジスタを備えたＮ型素子 が、複数ずつ配列されてなることを特徴とするものであ
る。
明の半導体集積回路は、 （１）第１のＰチャンネルトランジスタ、および第１の
Ｐチャンネルトランジスタと比べ、ゲート長が短くかつ
オン，オフ動作が逆に変化するように配線されてなる、
第１のＰチャンネルトランジスタに隣接して形成された
第２のＰチャンネルトランジスタを備えたＰ型素子 （２）第１のＮチャンネルトランジスタ、および第１の
Ｎチャンネルトランジスタと比べ、ゲート長が短くかつ
オン，オフ動作が逆に変化するように配線されてなる、
第１のＮチャンネルトランジスタに隣接して形成された
第２のＮチャンネルトランジスタを備えたＮ型素子 が、複数ずつ配列されてなることを特徴とするものであ
る。
【０００７】
【作用】本発明の半導体集積回路は、上記構成により、
これらＰ型素子とＮ型素子とを用いて、例えば基本回路
であるインバータを構成すると、第１のＰチャンネルト
ランジスタがオンしていても、第２のＰチャンネルトラ
ンジスタのリーク電流が検出されるため、このリーク電
流から第１のＰチャンネルトランジスタのリーク電流が
容易に推定される。同様にして、第１のＮチャンネルト
ランジスタがオンしていても、第２のＮチャンネルトラ
ンジスタのリーク電流から第１のＮチャンネルトランジ
スタのリーク電流が容易に推定される。どのようなテス
トパターンを印加した状態であっても第１のＰチャンネ
ルトランジスタもしくは第１のＮチャンネルトランジス
タのうちいずれか一方のトランジスタは必ずオフされて
おり、したがってリーク電流を一回測定するだけで、第
１のＰチャンネルトランジスタおよび第１のＮチャンネ
ルトランジスタ双方のリーク電流が把握され、テストの
容易化が図られる。
これらＰ型素子とＮ型素子とを用いて、例えば基本回路
であるインバータを構成すると、第１のＰチャンネルト
ランジスタがオンしていても、第２のＰチャンネルトラ
ンジスタのリーク電流が検出されるため、このリーク電
流から第１のＰチャンネルトランジスタのリーク電流が
容易に推定される。同様にして、第１のＮチャンネルト
ランジスタがオンしていても、第２のＮチャンネルトラ
ンジスタのリーク電流から第１のＮチャンネルトランジ
スタのリーク電流が容易に推定される。どのようなテス
トパターンを印加した状態であっても第１のＰチャンネ
ルトランジスタもしくは第１のＮチャンネルトランジス
タのうちいずれか一方のトランジスタは必ずオフされて
おり、したがってリーク電流を一回測定するだけで、第
１のＰチャンネルトランジスタおよび第１のＮチャンネ
ルトランジスタ双方のリーク電流が把握され、テストの
容易化が図られる。
【０００８】
【実施例】以下、本発明の一実施例について説明する。
図１は、本発明の一実施例の半導体集積回路の、２つの
Ｐチャンネルトランジスタ１１，１２を示した図であ
る。図１に示すＰチャンネルトランジスタ１１のゲート
Ｇ１には、‘Ｈ’レベルもしくは‘Ｌ’レベルの信号が
入力される。またＰチャンネルトランジスタ１１のソー
スＳ１は、電源と接続されている。さらにＰチャンネル
トランジスタ１１のドレインＤ１は、Ｐチャンネルトラ
ンジスタ１２のゲートＧ２およびソースＳ２双方と接続
されている。またＰチャンネルトランジスタ１２のドレ
インＤ２は、グランドと接続されている。
図１は、本発明の一実施例の半導体集積回路の、２つの
Ｐチャンネルトランジスタ１１，１２を示した図であ
る。図１に示すＰチャンネルトランジスタ１１のゲート
Ｇ１には、‘Ｈ’レベルもしくは‘Ｌ’レベルの信号が
入力される。またＰチャンネルトランジスタ１１のソー
スＳ１は、電源と接続されている。さらにＰチャンネル
トランジスタ１１のドレインＤ１は、Ｐチャンネルトラ
ンジスタ１２のゲートＧ２およびソースＳ２双方と接続
されている。またＰチャンネルトランジスタ１２のドレ
インＤ２は、グランドと接続されている。
【０００９】図２は、図１に示す２つのＰチャンネルト
ランジスタ１１，１２の配置を示した図である。図２の
上部に、小型のＰチャンネルトランジスタ１２が配置さ
れ、その下部に隣接してＰチャンネルトランジスタ１１
が配置されている。Ｐチャンネルトランジスタ１１は、
Ｐ型拡散層からなるソースＳ１と、同じくＰ型拡散層か
らなるドレインＤ１と、多結晶シリコンを材料とするゲ
ートＧ１とから構成されている。Ｐチャンネルトランジ
スタ１２も同様にして、ソースＳ２と、ドレインＤ２と
ゲートＧ２とから構成されている。Ｐチャンネルトラン
ジスタ１１のドレインＤ１とＰチャンネルトランジスタ
１２のソースＳ２は同一のＰ型拡散層から形成されてい
る。
ランジスタ１１，１２の配置を示した図である。図２の
上部に、小型のＰチャンネルトランジスタ１２が配置さ
れ、その下部に隣接してＰチャンネルトランジスタ１１
が配置されている。Ｐチャンネルトランジスタ１１は、
Ｐ型拡散層からなるソースＳ１と、同じくＰ型拡散層か
らなるドレインＤ１と、多結晶シリコンを材料とするゲ
ートＧ１とから構成されている。Ｐチャンネルトランジ
スタ１２も同様にして、ソースＳ２と、ドレインＤ２と
ゲートＧ２とから構成されている。Ｐチャンネルトラン
ジスタ１１のドレインＤ１とＰチャンネルトランジスタ
１２のソースＳ２は同一のＰ型拡散層から形成されてい
る。
【００１０】図３は、本発明の一実施例の半導体集積回
路の、２つのＮチャンネルトランジスタ２１，２２を示
した図である。図４は、図３に示す２つのＮチャンネル
トランジスタ２１，２２の配置を示した図である。図３
に示す、Ｎチャンネルトランジスタ２１のソースＳ３は
グランドと接続され、Ｎチャンネルトランジスタ２２の
ドレインＤ４は電源と接続されている。そのほかは、図
１と同じであるので説明は省略する。
路の、２つのＮチャンネルトランジスタ２１，２２を示
した図である。図４は、図３に示す２つのＮチャンネル
トランジスタ２１，２２の配置を示した図である。図３
に示す、Ｎチャンネルトランジスタ２１のソースＳ３は
グランドと接続され、Ｎチャンネルトランジスタ２２の
ドレインＤ４は電源と接続されている。そのほかは、図
１と同じであるので説明は省略する。
【００１１】図４に示す２つのＮチャンネルトランジス
タ２１，２２の配置も、図２に示す２つのＰチャンネル
トランジスタ１１，１２の配置と同様にして、図４の上
下に隣接して配置されている。Ｎチャンネルトランジス
タ２１は、Ｎ型拡散層からなるソースＳ３と、同じくＮ
型拡散層からなるドレインＤ３と、多結晶シリコンを材
料とするゲートＧ３とから構成されている。Ｎ型トラン
ジスタ２２も同様にして、ソースＳ４と、ドレインＤ４
と、ゲートＧ４とから構成されている。Ｎチャンネルト
ランジスタ２１のドレインＤ３とＰチャンネルトランジ
スタ２２のソースＳ４は同一のＮ型拡散層から形成され
ている。
タ２１，２２の配置も、図２に示す２つのＰチャンネル
トランジスタ１１，１２の配置と同様にして、図４の上
下に隣接して配置されている。Ｎチャンネルトランジス
タ２１は、Ｎ型拡散層からなるソースＳ３と、同じくＮ
型拡散層からなるドレインＤ３と、多結晶シリコンを材
料とするゲートＧ３とから構成されている。Ｎ型トラン
ジスタ２２も同様にして、ソースＳ４と、ドレインＤ４
と、ゲートＧ４とから構成されている。Ｎチャンネルト
ランジスタ２１のドレインＤ３とＰチャンネルトランジ
スタ２２のソースＳ４は同一のＮ型拡散層から形成され
ている。
【００１２】図５は、図１に示すＰチャンネルトランジ
スタ１１，１２と、図３に示すＮチャンネルトランジス
タ２１，２２とを接続して構成したインバータの回路図
である。図６は、図２に示すＰチャンネルトランジスタ
１１，１２と、図４に示すＮチャンネルトランジスタ２
１，２２の配置および接続を示した図である。
スタ１１，１２と、図３に示すＮチャンネルトランジス
タ２１，２２とを接続して構成したインバータの回路図
である。図６は、図２に示すＰチャンネルトランジスタ
１１，１２と、図４に示すＮチャンネルトランジスタ２
１，２２の配置および接続を示した図である。
【００１３】図５に示すインバータは、半導体集積回路
上では図６に示す配置及び接続を有している。最初に図
６を説明する。図６の上部には、図２に示すＰチャンネ
ルトランジスタ１１，１２が配置されており、図６の下
部には、図２に示すＮチャンネルトランジスタ２１，２
２が配置されている。このような配置のため、Ｐチャン
ネルトランジスタ１１のゲートＧ１とＮチャンネルトラ
ンジスタ２１のゲートＧ３は一体に形成されている。こ
れらゲートＧ１，Ｇ３には、‘Ｈ’レベルもしくは
‘Ｌ’レベルの入力信号ＩＮが入力される。また、Ｐチ
ャンネルトランジスタ１１のドレインＤ１と一体に形成
された、Ｐチャンネルトランジスタ１２のソースＳ２
は、Ｐチャンネルトランジスタ１２のゲートＧ２と接続
されている。同様にして、Ｎチャンネルトランジスタ２
１のドレインＤ３と一体に形成されたＮチャンネルトラ
ンジスタ２２のソースＳ４は、Ｎチャンネルトランジス
タ２２のゲートＧ４と接続されている。さらにＰチャン
ネルトランジスタ１１のドレインＤ１は、Ｎチャンネル
トランジスタ２１のドレインＤ３と接続されて、‘Ｈ’
レベルもしくは‘Ｌ’レベルの出力信号ＯＵＴが出力さ
れる出力端子を形成している。
上では図６に示す配置及び接続を有している。最初に図
６を説明する。図６の上部には、図２に示すＰチャンネ
ルトランジスタ１１，１２が配置されており、図６の下
部には、図２に示すＮチャンネルトランジスタ２１，２
２が配置されている。このような配置のため、Ｐチャン
ネルトランジスタ１１のゲートＧ１とＮチャンネルトラ
ンジスタ２１のゲートＧ３は一体に形成されている。こ
れらゲートＧ１，Ｇ３には、‘Ｈ’レベルもしくは
‘Ｌ’レベルの入力信号ＩＮが入力される。また、Ｐチ
ャンネルトランジスタ１１のドレインＤ１と一体に形成
された、Ｐチャンネルトランジスタ１２のソースＳ２
は、Ｐチャンネルトランジスタ１２のゲートＧ２と接続
されている。同様にして、Ｎチャンネルトランジスタ２
１のドレインＤ３と一体に形成されたＮチャンネルトラ
ンジスタ２２のソースＳ４は、Ｎチャンネルトランジス
タ２２のゲートＧ４と接続されている。さらにＰチャン
ネルトランジスタ１１のドレインＤ１は、Ｎチャンネル
トランジスタ２１のドレインＤ３と接続されて、‘Ｈ’
レベルもしくは‘Ｌ’レベルの出力信号ＯＵＴが出力さ
れる出力端子を形成している。
【００１４】Ｐチャンネルトランジスタ１１のソースＳ
１と、Ｎチャンネルトランジスタ２２のドレインＤ４は
ともに電源と接続され、またＰチャンネルトランジスタ
１２のドレインＤ２と、Ｎチャンネルトランジスタ２１
のソースＳ３はともにグランドと接続されている。この
ようにして配置され接続されているため、半導体集積回
路の基本回路となるインバータが効率よく構成される。
１と、Ｎチャンネルトランジスタ２２のドレインＤ４は
ともに電源と接続され、またＰチャンネルトランジスタ
１２のドレインＤ２と、Ｎチャンネルトランジスタ２１
のソースＳ３はともにグランドと接続されている。この
ようにして配置され接続されているため、半導体集積回
路の基本回路となるインバータが効率よく構成される。
【００１５】次に図５を参照してこのインバータの動作
を説明する。入力信号ＩＮとして、‘Ｈ’レベルの信号
がインバータに入力されると、Ｐチャンネルトランジス
タ１１はオフし、Ｎチャンネルトランジスタ２１はオン
するため、このインバータには、‘Ｌ’レベルの出力信
号ＯＵＴが出力される。さらに、この‘Ｌ’レベルの出
力信号ＯＵＴは、Ｐチャンネルトランジスタ１２とＮチ
ャンネルトランジスタ２２に入力され、Ｐチャンネルト
ランジスタ１２はオンし、Ｎチャンネルトランジスタ２
２はオフする。
を説明する。入力信号ＩＮとして、‘Ｈ’レベルの信号
がインバータに入力されると、Ｐチャンネルトランジス
タ１１はオフし、Ｎチャンネルトランジスタ２１はオン
するため、このインバータには、‘Ｌ’レベルの出力信
号ＯＵＴが出力される。さらに、この‘Ｌ’レベルの出
力信号ＯＵＴは、Ｐチャンネルトランジスタ１２とＮチ
ャンネルトランジスタ２２に入力され、Ｐチャンネルト
ランジスタ１２はオンし、Ｎチャンネルトランジスタ２
２はオフする。
【００１６】ここでＰチャンネルトランジスタ１１がオ
フしているため、Ｐチャンネルトランジスタ１１のリー
ク電流が検出される。また、Ｎチャンネルトランジスタ
２２もオフしているため、Ｎチャンネルトランジスタ２
２のリーク電流も検出される。このＮチャンネルトラン
ジスタ２２のリーク電流から、Ｎチャンネルトランジス
タ２１のリーク電流が容易に推定される。即ち、従来の
技術においては、Ｎチャンネルトランジスタ２１のリー
ク電流を検出するためには、入力信号ＩＮとして、
‘Ｈ’レベルの信号のほか‘Ｌ’レベルの信号も入力
し、Ｎチャンネルトランジスタ２１がオフされた状態を
つくる必要があったが、本実施例においては、入力信号
ＩＮとして、‘Ｈ’レベルの信号の入力のみで、Ｐチャ
ンネルトランジスタ１１のリーク電流が検出されるとと
もに、Ｎチャンネルトランジスタ２１のリーク電流も容
易に推定され、Ｐチャンネルトランジスタ１１とＮチャ
ンネルトランジスタ２１双方のリーク電流のテストが同
時に実行されることとなる。
フしているため、Ｐチャンネルトランジスタ１１のリー
ク電流が検出される。また、Ｎチャンネルトランジスタ
２２もオフしているため、Ｎチャンネルトランジスタ２
２のリーク電流も検出される。このＮチャンネルトラン
ジスタ２２のリーク電流から、Ｎチャンネルトランジス
タ２１のリーク電流が容易に推定される。即ち、従来の
技術においては、Ｎチャンネルトランジスタ２１のリー
ク電流を検出するためには、入力信号ＩＮとして、
‘Ｈ’レベルの信号のほか‘Ｌ’レベルの信号も入力
し、Ｎチャンネルトランジスタ２１がオフされた状態を
つくる必要があったが、本実施例においては、入力信号
ＩＮとして、‘Ｈ’レベルの信号の入力のみで、Ｐチャ
ンネルトランジスタ１１のリーク電流が検出されるとと
もに、Ｎチャンネルトランジスタ２１のリーク電流も容
易に推定され、Ｐチャンネルトランジスタ１１とＮチャ
ンネルトランジスタ２１双方のリーク電流のテストが同
時に実行されることとなる。
【００１７】また、入力信号ＩＮとして、‘Ｌ’レベル
の信号がインバータに入力されると、Ｐチャンネルトラ
ンジスタ１１とＮチャンネルトランジスタ２２がオン
し、Ｎチャンネルトランジスタ２１とＰチャンネルトラ
ンジスタ１２とがオフする。即ち、今度は、Ｎチャンネ
ルトランジスタ２１のリーク電流が検出されるととも
に、Ｐチャンネルトランジスタ１１のリーク電流がＰチ
ャンネルトランジスタ１２のリーク電流から容易に推定
される。したがって、やはりＰチャンネルトランジスタ
１１とＮチャンネルトランジスタ２１双方のリーク電流
のテストが同時に実行されることとなる。このようにし
て、このインバータに‘Ｈ’レベルもしくは‘Ｌ’レベ
ルいずれか一方の信号を入力するのみで、このインバー
タのリーク電流がテストされる。
の信号がインバータに入力されると、Ｐチャンネルトラ
ンジスタ１１とＮチャンネルトランジスタ２２がオン
し、Ｎチャンネルトランジスタ２１とＰチャンネルトラ
ンジスタ１２とがオフする。即ち、今度は、Ｎチャンネ
ルトランジスタ２１のリーク電流が検出されるととも
に、Ｐチャンネルトランジスタ１１のリーク電流がＰチ
ャンネルトランジスタ１２のリーク電流から容易に推定
される。したがって、やはりＰチャンネルトランジスタ
１１とＮチャンネルトランジスタ２１双方のリーク電流
のテストが同時に実行されることとなる。このようにし
て、このインバータに‘Ｈ’レベルもしくは‘Ｌ’レベ
ルいずれか一方の信号を入力するのみで、このインバー
タのリーク電流がテストされる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば第１のＰチャンネルトランジスタもしく
は第１のＮチャンネルトランジスタがオンしていても、
これらのトランジスタに隣接して形成された第２のＰチ
ャンネルトランジスタのリーク電流もしくは第２のＮチ
ャンネルトランジスタのリーク電流から、第１のＰチャ
ンネルトランジスタのリーク電流もしくは第１のＮチャ
ンネルトランジスタのリーク電流が容易に推定される。
積回路によれば第１のＰチャンネルトランジスタもしく
は第１のＮチャンネルトランジスタがオンしていても、
これらのトランジスタに隣接して形成された第２のＰチ
ャンネルトランジスタのリーク電流もしくは第２のＮチ
ャンネルトランジスタのリーク電流から、第１のＰチャ
ンネルトランジスタのリーク電流もしくは第１のＮチャ
ンネルトランジスタのリーク電流が容易に推定される。
【００１９】したがって、従来困難であったテストパタ
ーンの抽出が容易となり、半導体集積回路の良否判断の
テストの信頼性が向上する。さらにテストパターンも削
減されるため、テストの容易化が図られるとともにテス
ト時間が削減される。また、第２のＰチャンネルトラン
ジスタおよび第２のＮチャンネルトランジスタは、小型
のため、チップの面積の増大が抑制される。
ーンの抽出が容易となり、半導体集積回路の良否判断の
テストの信頼性が向上する。さらにテストパターンも削
減されるため、テストの容易化が図られるとともにテス
ト時間が削減される。また、第２のＰチャンネルトラン
ジスタおよび第２のＮチャンネルトランジスタは、小型
のため、チップの面積の増大が抑制される。
【図１】本発明の一実施例の半導体集積回路の、２つの
Ｐチャンネルトランジスタを示した図である。
Ｐチャンネルトランジスタを示した図である。
【図２】図１に示す２つのＰチャンネルトランジスタの
配置を示した図である。
配置を示した図である。
【図３】本発明の一実施例の半導体集積回路の、２つの
Ｎチャンネルトランジスタを示した図である。
Ｎチャンネルトランジスタを示した図である。
【図４】図３に示す２つのＮチャンネルトランジスタの
配置を示した図である。
配置を示した図である。
【図５】図１に示すＰチャンネルトランジスタと、図３
に示すＮチャンネルトランジスタとを接続して構成した
インバータの回路図である。
に示すＮチャンネルトランジスタとを接続して構成した
インバータの回路図である。
【図６】図２に示すＰチャンネルトランジスタと、図４
に示すＮチャンネルトランジスタの配置および接続を示
した図である。
に示すＮチャンネルトランジスタの配置および接続を示
した図である。
１１，１２ Ｐチャンネルトランジスタ ２１，２２ Ｎチャンネルトランジスタ
Claims (1)
- 【請求項１】 第１のＰチャンネルトランジスタ、およ
び該第１のＰチャンネルトランジスタと比べ、ゲート長
が短くかつオン，オフ動作が逆に変化するように配線さ
れてなる、該第１のＰチャンネルトランジスタに隣接し
て形成された第２のＰチャンネルトランジスタを備えた
Ｐ型素子と、 第１のＮチャンネルトランジスタ、および該第１のＮチ
ャンネルトランジスタと比べ、ゲート長が短くかつオ
ン，オフ動作が逆に変化するように配線されてなる、該
第１のＮチャンネルトランジスタに隣接して形成された
第２のＮチャンネルトランジスタを備えたＮ型素子が、
複数ずつ配列されてなることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322703A JP2986668B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322703A JP2986668B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176584A true JPH07176584A (ja) | 1995-07-14 |
| JP2986668B2 JP2986668B2 (ja) | 1999-12-06 |
Family
ID=18146682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322703A Expired - Fee Related JP2986668B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2986668B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
| US7163859B2 (en) | 2002-02-05 | 2007-01-16 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors for semiconductor devices |
-
1993
- 1993-12-21 JP JP5322703A patent/JP2986668B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7163859B2 (en) | 2002-02-05 | 2007-01-16 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors for semiconductor devices |
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
| US7342408B2 (en) | 2003-08-04 | 2008-03-11 | Samsung Electronics Co., Ltd | Semiconductor test device using leakage current and compensation system of leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2986668B2 (ja) | 1999-12-06 |
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Legal Events
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|---|---|---|---|
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