JPH07175727A

JPH07175727A - メモリ監視装置

Info

Publication number: JPH07175727A
Application number: JP5320539A
Authority: JP
Inventors: Tomohiko Hasegawa; 智彦長谷川
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1993-12-20
Filing date: 1993-12-20
Publication date: 1995-07-14
Anticipated expiration: 2016-08-06
Also published as: JP3196094B2

Abstract

(57)【要約】【目的】チェックアドレス検出による固定データ出力
時でもメモリの監視を行い、故障検出率が高いメモリ監
視装置を提供することを目的とする。【構成】メモリ１７に対し、Ｎワードのシーケンシャ
ルライト及びランダムリードを行うと共に、チェックア
ドレス検出回路２０でランダムリードアドレス信号ＲＲ
Ａからチェックアドレスを検出したとき、出力データＯ
Ｄとして固定データ挿入回路１９から固定データを出力
する機能を有するメモリ監視装置において、チェックリ
ードアドレス発生回路２１でメモリ１７のデータ読出し
用アドレスであるチェックリードアドレス信号ＣＲＡを
発生しておき、チェックアドレス検出時には、リードア
ドレス選択回路２２でチェックリードアドレス信号ＣＲ
Ａを選択させ、リードアドレス信号ＲＥＡとすること
で、メモリ１７のランダムリードを実行させ、そのリー
ド出力のパリティ監視を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに対してＮ（Ｎ
≧１、Ｎは整数で以下同様とする）ワードのシーケンシ
ャルライトとＮワードのランダムリードを行わせて上記
メモリの監視を行うメモリ監視装置に関し、特にランダ
ムリード時に出力データとして固定データを出力する機
能を有するものに関する。

【０００２】

【従来の技術】周知のように、Ｎワードのメモリに対
し、Ｎワード多重のデータについてシーケンシャルライ
トを行い、ランダムリードアドレスによってメモリから
ランダムリードを行わせることにより、上記メモリの監
視を行うメモリ監視装置にあっては、メモリ監視として
パリティ監視を行っている。さらに、メモリ監視装置に
おいては、Ｎワード多重のデータに対して固定データを
多重して出力する機能を有する場合がある。

【０００３】この場合の固定データの多重は、ランダム
アドレスにＮワードのメモリのアドレス以外のアドレス
をランダムリードアドレスとして使用することによっ
て、メモリからデータを読み出さずに行っている。

【０００４】このように、メモリに対してＮワードのシ
ーケンシャルライトとＮワードのランダムリードを行わ
せるメモリ監視装置において、メモリ読み出しのための
ランダムアドレスから出力データとして固定データ出力
を指示するチェックアドレスを検出して、出力データに
固定データを出力する機能を有する、従来のメモリ監視
装置を図３に示す。

【０００５】図３において、パリティビット発生回路１
６は、Ｋ（Ｋ≧１、Ｋは整数で以下同様とする）ビット
の入力データ信号ＩＤに１ビットの垂直パリティを発生
付加してＫ＋１ビットのパリティ付データ信号ＰＤとし
て出力する。メモリ１７は、ライトイネーブル信号ＲＥ
のレベルに応じて書込み状態、読出し状態に設定され、
後述のリード／ライトアドレス選択回路２３からのリー
ド／ライトアドレス信号Ｒ／ＷＡとクロック信号ＣＬＫ
によりＮワード分のＫ＋１ビットのパリティ付データ信
号ＰＤの書込み、メモリ読出しデータ信号ＭＲＤの読出
しを行う。

【０００６】パリティ検出回路１８は、メモリ１７から
出力されるＫ＋１ビットのメモリ読出しデータ信号ＭＲ
Ｄのパリティ監視を行い、その監視結果であるパリティ
監視信号ＰＣとＫビットのパリティ検出データ信号ＰＤ
Ｄを出力する。

【０００７】チェックアドレス検出回路２０は、ランダ
ムリードアドレス信号ＲＲＡがメモリ１７のアドレスを
表さないチェックアドレス信号とメモリ１７のアドレス
を表すメモリアドレス信号のどちらであるかを検出す
る。そして、ランダムリードアドレス信号ＲＲＡがチェ
ックアドレス信号の場合、チェックアドレス検出回路２
０はリードアドレス選択信号ＲＡＳを出力すると共に、
ランダムリードアドレス信号ＲＲＡをランダムアドレス
信号ＲＡＡとして出力する。また、ランダムリードアド
レス信号ＲＲＡがメモリアドレス信号の場合、チェック
アドレス検出回路２０はリードアドレス選択信号ＲＡＳ
を出力せずに、ランダムリードアドレス信号ＲＲＡをそ
のままランダムアドレス信号ＲＡＡとして出力する。

【０００８】リード／ライトアドレス選択回路２３は、
ライトイネーブル信号ＷＥによってランダムリードかシ
ーケンシャルライトかを判別し、ランダムリードの場合
にはランダムアドレス信号ＲＡＡを、シーケンシャルラ
イトの場合にはシーケンシャルライトアドレス信号ＳＷ
Ａを選択して、メモリ１７へリード／ライトアドレス信
号Ｒ／ＷＡとして出力する。

【０００９】固定データ挿入回路１９は、チェックアド
レス検出回路２０からリードアドレス選択信号ＲＡＳが
出力された場合に、固定データを出力データ信号ＯＤと
して出力し、チェックアドレス検出回路２０からリード
アドレス選択信号ＲＡＳが出力されない場合には、パリ
ティ検出回路１８の出力されるパリティ検出データ信号
ＰＤＤを出力データ信号ＯＤとして出力する。

【００１０】すなわち、上記構成によるメモリ監視装置
では、Ｋビットの入力データ信号ＩＤは、パリティビッ
ト発生回路１６において１ビットの垂直パリティが付加
され、Ｋ＋１ビットのパリティ付データ信号ＰＤとして
メモリ１７へ送られる。

【００１１】ここで、メモリ１７へのシーケンシャルラ
イト及びランダムリードは、Ｎワード毎に交互に行われ
る。つまり、最初にシーケンシャルライトが行われ、シ
ーケンシャルライトの終了後、次はランダムリードが行
われる。そして、ランダムリードの終了後、次はシーケ
ンシャルライトが行われる。

【００１２】最初に実行されるシーケンシャルライトで
は、リード／ライトアドレス選択回路２３は、ライトイ
ネーブル信号ＷＥに基づいてシーケンシャルライトアド
レス信号ＳＷＡを選択し、リード／ライトアドレス信号
Ｒ／ＷＡとしてメモリ１７に送る。このとき、メモリ１
７はライトイネーブル信号ＷＥによって書込み状態とな
り、クロック信号ＣＬＫとリード／ライトアドレス信号
Ｒ／ＷＡに基づいてパリティ発生回路１６からのＫ＋１
ビットのパリティ付データ信号ＰＤを書き込んでいく。

【００１３】次に実行されるランダムリードでは、リー
ド／ライトアドレス選択回路２３は、ライトイネーブル
信号ＷＥに基づいてチェックアドレス検出回路２０から
出力されるランダムアドレス信号ＲＡＡを選択し、リー
ド／ライトアドレス信号Ｒ／ＷＡとして出力する。この
とき、メモリ１７はライトイネーブル信号ＷＥによって
読出し状態となり、クロック信号ＣＬＫとリード／ライ
トアドレス信号Ｒ／ＷＡに基づいて、記憶されているＫ
＋１ビットのメモリ読出しデータ信号ＭＲＤを読み出し
ていく。

【００１４】ここで、ランダムリードアドレス信号ＲＲ
Ａは、メモリ１７のランダムリードを行うためのメモリ
アドレス信号と出力データ信号５に固定データの出力さ
せるためのチェックアドレス信号のどちらかである。メ
モリアドレス信号はＮワードのメモリ１７のどこかのア
ドレスを表している。一方、チェックアドレス信号は、
Ｎワード以外のアドレスで、出力データ信号ＯＤとして
固定データを出力させることを表している。

【００１５】すなわち、上記ランダムリードアドレス信
号ＲＲＡがチェックアドレス検出回路２０に入力される
と、チェックアドレス信号かメモリアドレス信号かの確
認が行われる。

【００１６】ランダムリードアドレス信号ＲＲＡがチェ
ックアドレス信号の場合には、チェックアドレス検出回
路２０はリードアレドス選択信号ＲＡＳを固定データ挿
入回路１９へ出力し、ランダムリードアドレス信号ＲＲ
Ａをそのままランダムアドレス信号ＲＡＡとして出力す
る。この場合、ランダムアドレス信号ＲＡＡがメモリ１
７のＮワードのアドレス以外のアドレスを表しているた
め、メモリ１７のランダムリードは行われない。

【００１７】また、ランダムリードアドレス信号ＲＲＡ
がメモリアドレス信号の場合には、チェックアドレス検
出回路２０はリードアドレス選択信号ＲＡＳを出力せ
ず、ランダムリードアドレス信号ＲＲＡをそのままラン
ダムアドレス信号ＲＡＡとして出力する。この場合、ラ
ンダムアドレス信号ＲＡＡがメモリ１７のＮワードのア
ドレスのどれかを表しているため、メモリ１７のランダ
ムリードが行われ、メモリ１７からＫ＋１ビットのメモ
リ読出しデータ信号ＭＲＤが読出し出力される。

【００１８】メモリ１７から読み出されたＫ＋１ビット
のメモリ読出しデータ信号ＭＲＤはパリティ検出回路１
８に送られ、Ｋビットの垂直パリティとパリティビット
の一致、不一致の監視を受ける。パリティ検出回路１８
はその監視結果であるパリティ監視信号ＰＣとＫビット
のパリティ検出データ信号ＰＤＤを出力する。

【００１９】このパリティ検出データ信号ＰＤＤは固定
データ挿入回路１９に送られる。この固定データ挿入回
路１９は、チェックアドレス検出回路２０からリードア
ドレス選択信号ＲＡＳが出力されている場合には、固定
データを出力データ信号ＯＤとして出力し、リードアド
レス選択信号ＲＡＳが出力されていない場合には、パリ
ティ検出回路１８から出力されるパリティ検出データ信
号ＰＤＤを出力データ信号ＯＤとして出力する。

【００２０】しかしながら、上記のようにメモリに対し
てＮワードのシーケンシャルライトとＮワードのランダ
ムリードを行わせてメモリの監視を行うメモリ監視装置
において、メモリ読み出しのためのランダムリードアド
レス信号から出力データとして固定データを出力させる
ことを表わす固定データ出力アドレスを検出し、出力デ
ータとして固定データを出力する機能を有する場合、ラ
ンダムリードアドレス信号から固定データを出力させる
ことを表わすアドレスが検出された場合にメモリの監視
が行われないという問題点があった。

【００２１】ここで、先行技術として、例えば特開平２
−９６２５６号公報（以下、先行技術１と称する）に
は、パリティ生成／チェック回路等を設け、パリティエ
ラー発生の場合に強制的にメモリリード信号、メモリラ
イト信号を禁止することにより、プロセッサが暴走した
場合でもメモリ内容の破壊を防止できるようにした「メ
モリ監視回路」が開示されている。

【００２２】また、特開昭６３−１７３１４８号公報
（以下、先行技術２と称する）には、データ制御信号を
受けて動作する双方向バッファとパリティ制御信号を受
けて動作する双方向バッファとを設けることにより、プ
ログラム転送とＤＭＡ転送の生成、管理を可能にした
「メモリパリティ生成／監視回路」が開示されている。

【００２３】さらに、特開昭５８−８８８９８号公報
（以下、先行技術３と称する）には、ＰＲＯＭチップ単
位ごとにその内容を数値として合計値を出して予め記憶
されている合計値と比較してその良否を判定することに
より、ＰＲＯＭの故障検出を簡単な構成で行うことので
きる「メモリ監視回路」が開示されている。

【００２４】

【発明が解決しようとする課題】以上述べたように、Ｎ
ワードのシーケンシャルライトとＮワードのランダムリ
ードを行うと共に、メモリ読み出しのためのランダムリ
ードアドレス信号から固定データ出力を指示するチェッ
クアドレスを検出し、出力データとして固定データを出
力する機能を有する従来のメモリ監視装置では、ランダ
ムリードアドレス信号からチェックアドレスが検出され
た場合にメモリの監視が行われず、故障検出率が低下す
るという問題点があった。

【００２５】この発明は上記の課題を解決するためにな
されたもので、チェックアドレス検出による固定データ
出力時でもメモリの監視を行い、故障検出率が高いメモ
リ監視装置を提供することを目的とする。

【００２６】ここで、上記先行技術１は、パリティチェ
ックによるメモリ内容の破壊防止を目的とする「メモリ
監視回路」の発明を開示するものであって、本発明のよ
うに固定データ挿入時のメモリ監視を実現する技術思想
については何ら開示していない。

【００２７】また、上記先行技術２は、プログラム転送
とＤＡＭ転送の生成、管理を可能にした「メモリパリテ
ィ生成／監視回路」の発明を開示するものであって、先
行技術１と同様に、本発明の固定データ挿入時のメモリ
監視を実現する技術思想については何ら開示していな
い。

【００２８】さらに、上記先行技術３は、ＰＲＯＭの故
障検出を行う「メモリ監視回路」の発明を開示するもの
であって、先行技術１と同様に、本発明の固定データ挿
入時のメモリ監視を実現する技術思想については何ら開
示していない。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に本発明は、ライトイネーブル信号によってリード状
態、ライト状態に切替制御され、Ｋ＋１ビット（Ｋ≧
１、Ｋは整数）のパリティ付データ信号をＮワード（Ｎ
≧１、Ｎは整数）記憶するメモリに対してＮワードのシ
ーケンシャルライトとＮワードのランダムリードを行わ
せ、メモリ読み出しのためのランダムリードアドレス信
号から出力データとして固定データ出力を指示するチェ
ックアドレスを検出して、出力データとして固定データ
を出力する機能を有するメモリ監視装置において、Ｋビ
ットの入力データ信号に１ビットの垂直パリティを発生
し、前記Ｋ＋１ビットのパリティ付データ信号を前記メ
モリに供給するパリティビット発生回路と、前記ランダ
ムリードアドレス信号が供給され、当該ランダムリード
アドレス信号が前記メモリのアドレスを表さないチェッ
クアドレス信号と前記メモリのアドレスを表すメモリア
ドレス信号のどちらであるかを検出し、前記ランダムリ
ードアドレス信号が前記チェックアドレス信号の場合に
はリードアドレス選択信号を出力すると共に前記ランダ
ムリードアドレス信号をそのままランダムアドレス信号
として出力し、前記ランダムリードアドレス信号が前記
メモリアドレス信号の場合にリードアドレス選択信号を
出力せずに前記ランダムリードアドレス信号をそのまま
ランダムアドレス信号として出力するチェックアドレス
検出回路と、前記メモリを読み出すためのアドレスであ
るチェックリードアドレス信号を発生するチェックリー
ドアドレス発生回路と、前記チェックアドレス検出回路
から出力されるランダムアドレス信号と前記チェックア
ドレス発生回路から出力されるチェックリードアドレス
信号を前記チェックアドレス検出回路から出力されるリ
ードアドレス選択信号に応じて切り替えてリードアドレ
ス信号として出力するリードアドレス選択回路と、この
リードアドレス選択回路から出力されるリードアドレス
信号とシーケンシャルライトアドレス信号が供給され、
前記ライトイネーブル信号に基づいて、リードアドレス
信号とシーケンシャルライトアドレス信号のいずれか一
方を選択して、前記メモリにリード／ライトアドレス信
号として出力するリード／ライトアドレス選択回路と、
前記メモリから読み出されるＫ＋１ビットのメモリ読出
しデータ信号のパリティ監視を行って、その監視結果を
表わすパリティ監視信号とＫビットのパリティ検出デー
タ信号を出力するパリティ検出回路と、前記チェックア
ドレス検出回路が前記リードアドレス選択信号を出力し
た場合に固定データを出力データ信号として出力し、前
記チェックアドレス検出回路が前記リードアドレス選択
信号を出力しない場合には前記パリティ検出回路から出
力されるパリティ検出データ信号を出力データ信号とし
て出力する固定データ挿入回路とを具備するように構成
した。

【００３０】また、本発明は、０面ライトイネーブル信
号によってリード状態、ライト状態に切替制御され、Ｋ
＋１ビット（Ｋ≧１、Ｋは整数）のパリティ付データ信
号をＮワード（Ｎ≧１、Ｎは整数）記憶する０面メモリ
と、１面ライトイネーブル信号によってリード状態、ラ
イト状態に切替制御され、前記Ｋ＋１ビットのパリティ
付入力データ信号をＮワード記憶する１面メモリとを有
するダブルバッファ型メモリ装置に対してＮワードのシ
ーケンシャルライトとＮワードのランダムリードを行わ
せ、メモリ読み出しのためのランダムリードアドレス信
号から出力データとして固定データ出力を指示するチェ
ックアドレスを検出して、出力データとして固定データ
を出力する機能を有するメモリ監視装置において、Ｋビ
ットの入力データ信号に１ビットの垂直パリティを発生
し、前記Ｋ＋１ビットのパリティ付データ信号を前記ダ
ブルバッファ型メモリ装置に供給するするパリティビッ
ト発生回路と、前記ランダムリードアドレス信号が供給
され、当該ランダムリードアドレス信号が前記０面メモ
リまたは１面メモリのアドレスを表さないチェックアド
レス信号と前記０面メモリまたは１面メモリのアドレス
を表すメモリアドレス信号のどちらであるかを検出し、
前記ランダムリードアドレス信号が前記チェックアドレ
ス信号の場合にはリードアドレス選択信号を出力すると
共に前記ランダムリードアドレス信号をそのままランダ
ムアドレス信号として出力し、前記ランダムリードアド
レス信号が前記メモリアドレス信号の場合にはリードア
ドレス選択信号を出力せずに前記ランダムリードアドレ
ス信号をそのままランダムアドレス信号として出力する
チェックアドレス検出回路と、前記０面メモリまたは前
記１面メモリを読み出すためのアドレスであるチェック
リードアドレス信号を発生するチェックリードアドレス
発生回路と、前記チェックアドレス検出回路から出力さ
れるランダムアドレス信号と前記チェックアドレス発生
回路から出力されるチェックリードアドレス信号を前記
チェックアドレス検出回路から出力されるリードアドレ
ス選択信号に応じて切り替えてリードアドレス信号とし
て出力するリードアドレス選択回路と、このリードアド
レス選択回路から出力されるリードアドレス信号とシー
ケンシャルライトアドレス信号が供給され、前記０面ラ
イトイネーブル信号に基づいて、リードアドレス信号と
シーケンシャルライトアドレス信号のいずれか一方を選
択して、前記０面メモリに０面リード／ライトアドレス
信号として出力する０面リード／ライトアドレス選択回
路と、前記リードアドレス選択回路から出力されるリー
ドアドレス信号とシーケンシャルライトアドレス信号が
供給され、前記１面ライトイネーブル信号に基づいて、
リードアドレス信号とシーケンシャルライトアドレス信
号のいずれか一方を選択して、前記１面メモリに１面リ
ード／ライトアドレス信号として出力する１面リード／
ライトアドレス選択回路と、前記０面メモリから読み出
されるＫ＋１ビットの０面読出しデータ信号と前記１面
メモリから読み出されるＫ＋１ビットの１面読出しデー
タ信号のどちらか一方をメモリ面選択信号に応じて選択
して面選択データ信号として出力するメモリ面選択回路
と、前記メモリ面選択回路の出力するＫ＋１ビットの面
選択データ信号のパリティ監視を行って、その監視結果
を表わすパリティ監視信号とＫビットのパリティ検出デ
ータ信号を出力するパリティ検出回路と、前記チェック
アドレス検出回路が前記リードアドレス選択信号を出力
した場合に固定データを出力データ信号として出力し、
前記チェックアドレイ検出回路が前記リードアドレス選
択信号を出力しない場合には前記パリティ検出回路から
出力されるパリティ検出データ信号を出力データ信号と
して出力する固定データ挿入回路とを具備した。

【００３１】

【作用】上記構成によるメモリ監視装置では、チェック
アドレス検出回路でランダムリードアドレス信号からチ
ェックアドレスを検出したとき、出力データとして固定
データ挿入回路から固定データを出力する機能を有する
場合に、チェックリードアドレス発生回路でメモリのデ
ータ読出し用アドレスであるチェックリードアドレス信
号を発生しておき、チェックアドレス検出時には、リー
ドアドレス選択回路でチェックリードアドレス信号を選
択させ、リードアドレス信号とすることで、メモリのラ
ンダムリードを実行させ、そのリード出力のパリティ監
視を行うようにした。さらに、上記の処理構成をダブル
バッファ型メモリ装置にも適用した。

【００３２】

【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。

【００３３】図１は対象とするメモリ装置が１面の場合
の実施例を示すブロック図である。尚、図１において、
図３と同一部分には同一符号を付してその説明は省略
し、ここでは異なる部分を中心に述べる。

【００３４】図１に示すメモリ監視装置は、さらにチェ
ックリードアドレス発生回路２１と、リードアドレス選
択回路２２を有している。

【００３５】チェックリードアドレス発生回路２１は、
メモリ１７からデータを読み出すためのアドレスである
チェックリードアドレス信号ＣＲＡを発生する。リード
アドレス選択回路２２は、チェックアドレス検出回路２
０から出力されるランダムアドレス信号ＲＡＡとチェッ
クリードアドレス発生回路２１から出力されるチェック
リードアドレス信号ＣＲＡのいずれか一方を、チェック
アドレス検出回路２０から出力されるリードアドレス選
択信号ＲＡＳに基づいて選択し、リードアドレス信号Ｒ
ＥＡとして出力する。

【００３６】この場合、リードライトアドレス選択回路
２３は、ランダムリードの場合のリードアドレス選択回
路２２から出力されるリードアドレス信号ＲＥＡとシー
ケンシャルライトの場合のシーケンシャルライトアドレ
ス信号ＳＷＡを入力し、ライトイネーブル信号ＷＥに基
づいていずれか一方を選択して、リード／ライトアドレ
ス信号Ｒ／ＷＡとしてメモリ１７へ出力する。

【００３７】上記構成において、以下その動作を説明す
る。

【００３８】まず、Ｋビットの入力データ信号ＩＤは、
パリティビット発生回路１６において１ビットの垂直パ
リティが付加され、Ｋ＋１ビットのパリティ付データ信
号ＰＤとしてメモリ１７へ送られる。

【００３９】ここで、メモリ１７へのシーケンシャルラ
イトとランダムリードは、Ｎワード毎に交互に行われ
る。

【００４０】シーケンシャルライトの場合、リードライ
トアドレス選択回路２３は、ライトイネーブル信号ＷＥ
に基づいてシーケンシャルライトアドレス信号ＳＷＡを
選択し、リード／ライトアドレス信号Ｒ／ＷＡとしてメ
モリ１７に送る。このとき、メモリ１７はライトイネー
ブル信号ＷＥによって書込み状態となり、クロック信号
ＣＬＫとリード／ライトアドレス信号Ｒ／ＷＡに基づい
てパリティビット発生回路１６からのＫ＋１ビットのパ
リティ付データ信号ＰＤを書き込んでいく。

【００４１】ランダムリードの場合、リードライトアド
レス選択回路２３は、ライトイネーブル信号ＷＥに基づ
いてチェックアドレス検出回路２０から出力されるラン
ダムアドレス信号ＲＲＡを選択し、リード／ライトアド
レス信号Ｒ／ＷＡとして出力する。このとき、メモリ１
７はライトイネーブル信号ＷＥによって読出し状態とな
り、クロック信号ＣＬＫとリード／ライトアドレス信号
Ｒ／ＷＡに基づいて、記憶されているＫ＋１ビットのメ
モリ読出しデータ信号ＭＲＤを読み出していく。

【００４２】一方、チェックリードアドレス発生回路２
１はメモリ１７からデータを読み出すためのチェックリ
ードアドレス信号ＣＲＡを常時発生している。また、リ
ードアドレス選択回路２２は、チェックアドレス検出回
路２０の出力するリードアドレス選択信号ＲＡＳに基づ
いて、チェックアドレス検出回路２０から出力されるラ
ンダムアドレス信号ＲＡＡとチェックリードアドレス発
生回路２１から出力されるチェックリードアドレス信号
ＣＲＡのどちらか一方を選択して、リードアドレス信号
ＲＥＡとして出力する。

【００４３】ここで、ランダムリードアドレス信号ＲＲ
Ａは、前述したように、メモリ１７のランダムリードを
行うためのメモリアドレス信号と出力データ信号ＯＤに
固定データの出力させるためのチェックアドレス信号の
どちらかである。メモリアドレス信号は、Ｎワードのメ
モリ１７のどこかのアドレスを表し、チェックアドレス
信号は、Ｎワード以外のアドレスで、出力データ信号Ｏ
Ｄとして固定データを出力させることを表している。

【００４４】チェックアドレス検出回路２０は、上記ラ
ンダムリードアドレス信号ＲＲＡが入力されると、チェ
ックアドレス信号とメモリアドレス信号のどちらである
か確認し、ランダムリードアドレス信号ＲＲＡをそのま
まランダムアドレス信号ＲＡＡとしてリードアドレス選
択回路２２へ出力する。さらに、ランダムリードアドレ
ス信号ＲＲＡがチェックアドレス信号の場合には、リー
ドアドレス選択信号ＲＡＳをリードアドレス選択回路２
２と固定データ挿入回路１９へ出力する。

【００４５】リードアドレス選択回路２２は、上記チェ
ックアドレス検出回路２０からリードアドレス選択信号
ＲＡＳを受けると、チェックリードアドレス発生回路２
１から出力されるチェックリードアドレス信号ＣＲＡを
リードアドレス信号ＲＥＡとして出力する。この場合、
リードアドレス信号ＲＥＡはメモリ１７のＮワードのア
ドレスを表すため、メモリ１７のランダムリードが行わ
れる。

【００４６】また、リードアドレス選択回路２２は、リ
ードアドレス選択信号ＲＡＳが与えられない場合（ラン
ダムリードアドレス信号ＲＲＡがメモリアドレス信号の
場合）、チェックアドレス検出回路２０から出力される
ランダムアドレス信号ＲＡＡをリードアドレス信号ＲＥ
Ａとして出力する。この場合もリードアドレス信号ＲＥ
Ａはメモリ１７のＮワードのアドレスのどれかを表すた
め、メモリ１７のランダムリードが行われる。

【００４７】ここで、チェックアドレス検出回路２０に
おいて、ランダムリードアドレス信号ＲＲＡからチェッ
クアドレス信号が検出され、リードアドレス選択信号Ｒ
ＡＳが出力されている場合には、固定データ挿入回路１
９は固定データを出力データ信号ＯＤとして出力する。

【００４８】このとき、メモリ１７に対しては、リード
／ライトアドレス選択回路２３から出力されるリード／
ライトアドレス信号Ｒ／ＥＡによってランダムリードが
行われ、メモリ読出しデータ信号ＭＲＤとして出力さ
れ、パリティ検出回路１８においてパリティビットの検
出が行われる。

【００４９】チェックアドレス検出回路２０がリードア
ドレス選択信号ＲＡＳを出力しない場合には、固定デー
タ挿入回路１９はパリティ検出回路１８から出力される
パリティ検出データ信号ＰＤＤを出力データ信号ＯＤと
して出力する。

【００５０】したがって、上記構成によるメモリ監視装
置は、ランダムリードアドレス信号ＲＲＡからチェック
アドレス信号が検出された場合でも、メモリ１７のラン
ダムリードを実行しているので、パリティビット検出に
よるメモリ１７の監視を行うことができ、これによって
故障検出率を向上させることができる。

【００５１】図２は対象とするメモリ装置が２面の場合
の実施例を示すブロック図である。尚、図２において、
図１、図３と同一部分には同一符号を付してその説明は
省略し、ここでは異なる部分を中心に述べる。

【００５２】図２に示すメモリ監視装置は、図１のメモ
リ１７に代わって０面メモリ１７−０及び１面メモリ１
７−１を備え、また図１のリード／ライトアドレス選択
回路２３に代わって０面リード／ライトアドレス選択回
路２３−０及び１面リード／ライトアドレス選択回路２
３−１を備え、さらにメモリ面選択回路３４を備えてい
る。

【００５３】上記０面メモリ１７−０及び１面メモリ１
７−１は、いずれもパリティビット発生回路１６から出
力されるＫ＋１ビットのパリティ付データ信号ＰＤをＮ
ワード分記憶するものである。

【００５４】但し、０面メモリ１７−０は０面ライトイ
ネーブル信号ＷＥ０のレベルに応じて書込み状態、読出
し状態に設定され、後述の０面リード／ライトアドレス
選択回路２３−０からの０面リード／ライトアドレス信
号Ｒ／ＷＡ０とクロック信号ＣＬＫによりＮワード分の
Ｋ＋１ビットのパリティ付データ信号ＰＤの書込み、０
面読出しデータ信号ＲＤ０の読出しを行う。

【００５５】また、１面メモリ１７−１は１面ライトイ
ネーブル信号ＷＥ１のレベルに応じて書込み状態、読出
し状態に設定され、後述の１面リード／ライトアドレス
選択回路２３−１からの０面リード／ライトアドレス信
号Ｒ／ＷＡ１とクロック信号ＣＬＫによりＮワード分の
Ｋ＋１ビットのパリティ付データ信号ＰＤの書込み、１
面読出しデータ信号ＲＤ１の読出しを行う。

【００５６】メモリ面選択回路３４は、メモリ面選択信
号ＷＳに基づいて、０面メモリ１７−０から出力される
０面読出しデータ信号ＲＤ０と１面メモリ１７−１から
出力される１面読出しデータ信号ＲＤ１のどちらか一方
を選択して、面選択データ信号ＳＤとして出力する。こ
の面選択データ信号ＳＤは前述のパリティ検出回路１８
に送られる。

【００５７】０面リード／ライトアドレス選択回路２３
−０は、０面ライトイネーブル信号ＷＥ０によって０面
メモリ１７−０に対するランダムリードかシーケンシャ
ルライトかを判別し、ランダムリードの場合にはリード
アドレス信号ＲＥＡを、シーケンシャルライトの場合に
はシーケンシャルライトアドレス信号ＳＷＡを選択し
て、０面メモリ１７−０へ０面リード／ライトアドレス
信号Ｒ／ＷＡ０として出力する。

【００５８】１面リード／ライトアドレス選択回路２３
−１は、１面ライトイネーブル信号ＷＥ１によって１面
メモリ１７−１に対するランダムリードかシーケンシャ
ルライトかを判別し、ランダムリードの場合にはリード
アドレス信号ＲＥＡを、シーケンシャルライトの場合に
はシーケンシャルライトアドレス信号ＳＷＡを選択し
て、１面メモリ１７−１へ１面リード／ライトアドレス
信号Ｒ／ＷＡ１として出力する。

【００５９】上記構成において、以下その動作について
説明する。

【００６０】まず、Ｋビットの入力データ信号ＩＤは、
パリティビット発生回路１６において１ビットの垂直パ
リティが付加され、Ｋ＋１ビットのパリティ付データ信
号ＰＤとして０面メモリ１７−０及び１面メモリ１７−
１に送られる。

【００６１】ここで、０面メモリ１７−０と１面メモリ
１７−１へのシーケンシャルライト及びランダムリード
は、Ｎワード毎に交互に行われる。つまり、最初に０面
メモリ１７−０のシーケンシャルライトが行われ、この
シーケンシャルライトの終了後、次は０面メモリ１７−
０のランダムリードが行われる。０面メモリ１７−０の
ランダムリード終了後、次は１面メモリ１７−１のシー
ケンシャルライトが行われ、このシーケンシャルライト
の終了後、次は１面メモリ１７−１のランダムリードが
行われる。

【００６２】１面メモリ１７−１のシーケンシャルライ
トを行っている間は、０面メモリ１７−０側ではランダ
ムリードが行われる。また、１面メモリ１７−１のラン
ダムリードを行っている間は、０面メモリ１７−０側で
はシーケンシャルライトが行われる。以後、同様に、０
面メモリ１７−０及び１面メモリ１７−１ともシーケン
シャルライトとランダムリードを繰返し実行させる。

【００６３】０面メモリ１７−０側がシーケンシャルラ
イトの場合、０面リード／ライトアドレス選択回路２３
−０は、０面ライトイネーブル信号ＷＥ０によってシー
ケンシャルライトアドレス信号ＳＷＡを選択し、０面リ
ード／ライトアドレス信号Ｒ／ＷＡ０として出力する。
これにより、パリティビット発生回路１６から出力され
るＮワード分のＫ＋１ビットのパリティ付データ信号Ｐ
Ｄが０面メモリ１７−０に記憶される。

【００６４】このとき、１面メモリ１７−１側はランダ
ムリードとなっており、１面リード／ライトアドレス選
択回路２３−１は１面ライトイネーブル信号ＷＥ１によ
ってリードアドレス信号ＲＥＡを選択し、１面リード／
ライトアドレス信号Ｒ／ＷＡ１として出力する。これに
より、１面メモリ１７−１からＮワード分のＫ＋１ビッ
トの１面読出しデータ信号ＲＤ１が読み出される。

【００６５】このとき、リードアドレス選択回路２２
は、チェックアドレス検出回路２０から出力されるリー
ドアドレス選択信号ＲＡＳに基づいて、チェックアドレ
ス検出回路２０から出力されるランダムアドレス信号Ｒ
ＡＡとチェックリードアドレス発生回路２１から出力さ
れるチェックリードアドレス信号ＣＲＡのどちらか一方
を選択して、リードアドレス信号ＲＥＡとして出力す
る。

【００６６】ここで、ランダムリードアドレス信号ＲＲ
Ａは、０面メモリ１７−０または１面メモリ１７−１の
ランダムリードを行うメモリアドレス信号と出力データ
信号ＯＤに固定データの出力を表すチェックアドレス信
号のどちらかである。メモリアドレス信号は、Ｎワード
の０面メモリ１７−０または１面メモリ１７−１のどこ
かのアドレスを表している。一方、チェックアドレス信
号は、Ｎワード以外のアドレスで、出力データ信号ＯＤ
に対して固定データを出力させることを表わしている。

【００６７】このランダムリードアドレス信号ＲＲＡが
チェックアドレス検出回路２０に入力されると、チェッ
クアドレス信号とメモリアドレス信号とのどちらである
かの確認が行われる。ランダムリードアドレス信号ＲＲ
Ａはそのままランダムアドレス信号ＲＡＡとしてリード
アドレス選択回路２２に出力される。

【００６８】ランダムリードアドレス信号ＲＲＡがチェ
ックアドレス信号の場合、チェックアドレス検出回路２
０は、リードアドレス選択信号ＲＡＳをリードアドレス
選択回路２２と固定データ挿入回路１９へ出力する。こ
のとき、リードアドレス選択回路２２は、チェックリー
ドアドレス発生回路２１から出力されるチェックリード
アドレス信号ＣＲＡをリードアドレス信号ＲＥＡとして
出力する。この場合、リードアドレス信号ＲＥＡは１面
メモリ１７−１のＮワードのアドレスを表すため、１面
メモリ１７−１のランダムリードが行われる。

【００６９】また、ランダムリードアドレス信号ＲＲＡ
がメモリアドレス信号の場合、チェックアドレス検出回
路２０からリードアドレス選択信号ＲＡＳが出力されな
いため、リードアドレス選択回路２２はチェックアドレ
ス検出回路２０から出力されるランダムアドレス信号Ｒ
ＡＡをリードアドレス信号ＲＥＡとして出力する。この
場合、リードアドレス信号ＲＥＡは１面メモリ１７−１
のＮワードのアドレスのどれかを表すため、１面メモリ
１７−１のランダムリードが行われる。

【００７０】メモリ面選択回路３４は、メモリ面選択信
号ＭＳに応じて、ランダムリードの行われた１面メモリ
１７−１から出力される１面読出しデータ信号ＲＤ１を
選択し、面選択データ信号ＳＤとしてパリティ検出回路
１８に出力する。

【００７１】このパリティ検出回路１８は、メモリ面選
択回路３４から出力されるＫ＋１ビットの面選択データ
信号ＳＤについて、Ｋビットの垂直パリティとパリティ
ビットとの一致、不一致を監視し、その監視結果をパリ
ティ監視信号ＰＣとして出力すると共に、Ｋビットのパ
リティ検出データ信号ＰＤＤとして固定データ挿入回路
１９に出力する。

【００７２】この固定データ挿入回路１９は、チェック
アドレス検出回路２０からリードアドレス選択信号ＰＡ
Ｓが出力されるとき、固定データを出力データ信号ＯＤ
として出力する。

【００７３】この場合、１面メモリ１７−１に対して
は、１面リード／ライトアドレス選択回路２３−１から
出力される１面リード／ライトアドレス信号Ｒ／ＷＡ１
によってランダムリードが行われ、１面メモリ１７−１
から１面読出しデータ信号ＲＤ１が出力される。そし
て、メモリ面選択回路３４においてメモリ面選択信号Ｍ
Ｓに基づき１面読出しデータ信号ＲＤ１が選択され、面
選択データ信号ＳＤとしてパリティ検出回路１８におい
てパリティ検出が行われる。

【００７４】また、チェックアドレス検出回路２０から
リードアドレス選択信号ＲＡＳが出力されない場合に
は、固定データ挿入回路１９は、パリティ検出回路１８
から出力されるパリティ検出データ信号ＰＤＤを出力デ
ータ信号ＯＤとして出力する。

【００７５】次に、０面メモリ１７−０と１面メモリ１
７−１へのシーケンシャルライトとランダムリードが切
り替わり、０面メモリ１７−０側がランダムリードとな
った場合、０面リード／ライトアドレス選択回路２３−
０は、０面ライトイネーブル信号ＷＥ０によってリード
アドレス信号ＲＥＡを選択し、０面リード／ライトアド
レス信号Ｒ／ＷＡ１として出力する。これにより、０面
メモリ１７−０からＮワード分のＫ＋１ビットの０面読
出しデータ信号ＲＤ０が読み出される。

【００７６】このとき、１面メモリ１７−１側はシーケ
ンシャルライトとなっており、１面リード／ライトアド
レス選択回路２３−１は１面ライトイネーブル信号ＷＥ
１によってシーケンシャルライトアドレス信号ＳＷＡを
選択し、１面リード／ライトアドレス信号Ｒ／ＷＡ１と
して出力する。これにより、パリティビット発生回路１
６から出力されるＮワード分のＫ＋１ビットのパリティ
付データ信号ＰＤが１面メモリ１７−１に記憶される。

【００７７】０面メモリ１７−０のランダムリードは、
１面メモリ１７−１の場合と同様に行われる。ここで、
ランダムリードアドレス信号ＲＲＡがチェックアドレス
信号の場合、チェックアドレス検出回路２０は、リード
アドレス選択信号ＲＡＳをリードアドレス選択回路２２
と固定データ挿入回路１９へ出力する。このとき、リー
ドアドレス選択回路２２は、チェックリードアドレス発
生回路２１から出力されるチェックリードアドレス信号
ＣＲＡをリードアドレス信号ＲＥＡとして出力する。こ
の場合、リードアドレス信号ＲＥＡは０面メモリ１７−
０のＮワードのアドレスを表すため、０面メモリ１７−
０のランダムリードが行われる。

【００７８】また、ランダムリードアドレス信号ＲＲＡ
がメモリアドレス信号の場合、チェックアドレス検出回
路２０からリードアドレス選択信号ＲＡＳが出力されな
いため、リードアドレス選択回路２２はチェックアドレ
ス検出回路２０から出力されるランダムアドレス信号Ｒ
ＡＡをリードアドレス信号ＲＥＡとして出力する。この
場合、リードアドレス信号ＲＥＡは０面メモリ１７−０
のＮワードのアドレスのどれかを表すため、０面メモリ
１７−０のランダムリードが行われる。

【００７９】メモリ面選択回路３４は、メモリ面選択信
号ＭＳに応じて、ランダムリードの行われた０面メモリ
１７−０から出力される０面読出しデータ信号ＲＤ０を
選択し、面選択データ信号ＳＤとしてパリティ検出回路
１８に出力する。

【００８０】このパリティ検出回路１８は、メモリ面選
択回路３４から出力されるＫ＋１ビットの面選択データ
信号ＳＤについて、Ｋビットの垂直パリティとパリティ
ビットとの一致、不一致を監視し、その監視結果をパリ
ティ監視信号ＰＣとして出力すると共に、Ｋビットのパ
リティ検出データ信号ＰＤＤとして固定データ挿入回路
１９に出力する。

【００８１】この固定データ挿入回路１９は、チェック
アドレス検出回路２０からリードアドレス選択信号ＲＡ
Ｓが出力されるとき、固定データを出力データ信号ＯＤ
として出力する。

【００８２】この場合、０面メモリ１７−０に対して
は、１面リード／ライトアドレス選択回路１７−１から
出力される１面リード／ライトアドレス信号Ｒ／ＷＡ１
によってランダムリードが行われ、０面メモリ１７−０
から０面読出しデータ信号ＲＤ０が出力される。そし
て、メモリ面選択回路３４においてメモリ面選択信号Ｍ
Ｓに基づき０面読出しデータ信号ＲＤ０が選択され、面
選択データ信号ＳＤとしてパリティ検出回路１８におい
てパリティ検出が行われる。

【００８３】また、チェックアドレス検出回路２０から
リードアドレス選択信号ＲＡＳが出力されない場合に
は、固定データ挿入回路１９は、パリティ検出回路１８
から出力されるパリティ検出データ信号ＰＤＤを出力デ
ータ信号ＯＤとして出力する。

【００８４】したがって、上記のようにメモリ装置が２
面構成の場合においても、ランダムリードアドレス信号
ＲＲＡからチェックアドレス信号が検出された場合に、
メモリ１７−０，１７−１のランダムリードを実行して
いるので、パリティ検出によるメモリ１７−０，１７−
１の監視を行うことができ、これによって故障検出率を
向上させることができる。

【００８５】尚、上述した実施例ではメモリ装置が１面
の場合と２面の場合について説明したが、さらに３面以
上の場合でも全く同様に実施可能である。その他、この
発明の要旨を逸脱しない範囲で種々変形しても同様に実
施可能であることはいうまでもない。

【００８６】

【発明の効果】以上述べたようにこの発明によれば、チ
ェックアドレス検出による固定データ出力時でもメモリ
監視が行われ、故障検出率が高いメモリ監視装置を提供
することができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ装置が１面構
成の場合のメモリ監視装置の構成を示すブロック図であ
る。

【図２】この発明の一実施例によるメモリ装置が２面構
成の場合のメモリ監視装置の構成を示すブロック図であ
る。

【図３】従来のメモリ監視装置の構成を示すブロック図
である。

【符号の説明】

１６パリティビット発生回路１７メモリ１７−００面メモリ１７−１１面メモリ１８パリティ検出回路１９固定データ挿入回路２０チェックアドレス検出回路２１チェックリードアドレス発生回路２２リードアドレス選択回路２３リード／ライトアドレス選択回路２３−００面リード／ライトアドレス選択回路２３−１１面リード／ライトアドレス選択回路３４メモリ面選択回路

Claims

【特許請求の範囲】

【請求項１】ライトイネーブル信号（ＷＥ）によって
リード状態、ライト状態に切替制御され、Ｋ＋１ビット
（Ｋ≧１、Ｋは整数）のパリティ付データ信号（ＰＤ）
をＮワード（Ｎ≧１、Ｎは整数）記憶するメモリ（１
７）に対してＮワードのシーケンシャルライトとＮワー
ドのランダムリードを行わせ、メモリ読み出しのための
ランダムリードアドレス信号（ＲＲＡ）から出力データ
として固定データ出力を指示するチェックアドレスを検
出して、出力データとして固定データを出力する機能を
有するメモリ監視装置において、Ｋビットの入力データ信号（ＩＤ）に１ビットの垂直パ
リティを発生し、前記Ｋ＋１ビットのパリティ付データ
信号（ＰＤ）を前記メモリ（１７）に供給するパリティ
ビット発生回路（１６）と、前記ランダムリードアドレス信号（ＲＲＡ）が供給さ
れ、当該ランダムリードアドレス信号（ＲＲＡ）が前記
メモリ（１７）のアドレスを表さないチェックアドレス
信号と前記メモリ（１７）のアドレスを表すメモリアド
レス信号のどちらであるかを検出し、前記ランダムリー
ドアドレス信号（ＲＲＡ）が前記チェックアドレス信号
の場合にはリードアドレス選択信号（ＲＡＳ）を出力す
ると共に前記ランダムリードアドレス信号（ＲＲＡ）を
そのままランダムアドレス信号（ＲＡＡ）として出力
し、前記ランダムリードアドレス信号（ＲＲＡ）が前記
メモリアドレス信号の場合にリードアドレス選択信号
（ＲＡＳ）を出力せずに前記ランダムリードアドレス信
号（ＲＲＡ）をそのままランダムアドレス信号（ＲＡ
Ａ）として出力するチェックアドレス検出回路（２０）
と、前記メモリ（１７）を読み出すためのアドレスであるチ
ェックリードアドレス信号（ＣＲＡ）を発生するチェッ
クリードアドレス発生回路（２１）と、前記チェックアドレス検出回路（２０）から出力される
ランダムアドレス信号（ＲＡＡ）と前記チェックリード
アドレス発生回路（２１）から出力されるチェックリー
ドアドレス信号（ＣＲＡ）を前記チェックアドレス検出
回路（２０）から出力されるリードアドレス選択信号
（ＲＡＳ）に応じて切り替えてリードアドレス信号（Ｒ
ＥＡ）として出力するリードアドレス選択回路（２２）
と、このリードアドレス選択回路（２２）から出力されるリ
ードアドレス信号（ＲＥＡ）とシーケンシャルライトア
ドレス信号（ＳＷＡ）が供給され、前記ライトイネーブ
ル信号（ＷＥ）に基づいて、リードアドレス信号（ＲＥ
Ａ）とシーケンシャルライトアドレス信号（ＳＷＡ）の
いずれか一方を選択して、前記メモリ（１７）にリード
／ライトアドレス信号（Ｒ／ＷＡ）として出力するリー
ド／ライトアドレス選択回路（２３）と、前記メモリ（１７）から読み出されるＫ＋１ビットのメ
モリ読出しデータ信号（ＭＲＤ）のパリティ監視を行っ
て、その監視結果を表わすパリティ監視信号（ＰＣ）と
Ｋビットのパリティ検出データ信号（ＰＤＤ）を出力す
るパリティ検出回路（１８）と、前記チェックアドレス検出回路（２０）が前記リードア
ドレス選択信号（ＲＡＳ）を出力した場合に固定データ
を出力データ信号（ＯＤ）として出力し、前記チェック
アドレス検出回路（２０）が前記リードアドレス選択信
号（ＲＡＳ）を出力しない場合には前記パリティ検出回
路（１８）から出力されるパリティ検出データ信号（Ｐ
ＤＤ）を出力データ信号（ＯＤ）として出力する固定デ
ータ挿入回路（１９）とを具備すること特徴とするメモ
リ監視装置。
【請求項２】０面ライトイネーブル信号（ＷＥ０）に
よってリード状態、ライト状態に切替制御され、Ｋ＋１
ビット（Ｋ≧１、Ｋは整数）のパリティ付データ信号
（ＰＤ）をＮワード（Ｎ≧１、Ｎは整数）記憶する０面
メモリ（１７−０）と、１面ライトイネーブル信号（Ｗ
Ｅ１）によってリード状態、ライト状態に切替制御さ
れ、前記Ｋ＋１ビットのパリティ付入力データ信号（Ｐ
Ｄ）をＮワード記憶する１面メモリ（１７−１）とを有
するダブルバッファ型メモリ装置に対してＮワードのシ
ーケンシャルライトとＮワードのランダムリードを行わ
せ、メモリ読み出しのためのランダムリードアドレス信
号（ＲＲＡ）から出力データとして固定データ出力を指
示するチェックアドレスを検出して、出力データとして
固定データを出力する機能を有するメモリ監視装置にお
いて、Ｋビットの入力データ信号（ＩＤ）に１ビットの垂直パ
リティを発生し、前記Ｋ＋１ビットのパリティ付データ
信号（ＰＤ）を前記ダブルバッファ型メモリ装置に供給
するパリティビット発生回路（１６）と、前記ランダムリードアドレス信号（ＲＲＡ）が供給さ
れ、当該ランダムリードアドレス信号（ＲＲＡ）が前記
０面メモリ（１７−０）または１面メモリ（１７−１）
のアドレスを表さないチェックアドレス信号と前記０面
メモリ（１７−０）または１面メモリ（１７−１）のア
ドレスを表すメモリアドレス信号のどちらであるかを検
出し、前記ランダムリードアドレス信号（ＲＲＡ）が前
記チェックアドレス信号の場合にはリードアドレス選択
信号（ＲＡＳ）を出力すると共に前記ランダムリードア
ドレス信号（ＲＲＡ）をそのままランダムアドレス信号
（ＲＡＡ）として出力し、前記ランダムリードアドレス
信号（ＲＲＡ）が前記メモリアドレス信号の場合にはリ
ードアドレス選択信号（ＲＡＳ）を出力せずに前記ラン
ダムリードアドレス信号（ＲＲＡ）をそのままランダム
アドレス信号（ＲＡＡ）として出力するチェックアドレ
ス検出回路（２０）と、前記０面メモリ（１７−０）または前記１面メモリ（１
７−１）を読み出すためのアドレスであるチェックリー
ドアドレス信号（ＣＲＡ）を発生するチェックリードア
ドレス発生回路（２１）と、前記チェックアドレス検出回路（２０）から出力される
ランダムアドレス信号（ＲＡＡ）と前記チェックリード
アドレス発生回路（２１）から出力されるチェックリー
ドアドレス信号（ＣＲＡ）を前記チェックアドレス検出
回路（２０）から出力されるリードアドレス選択信号
（ＲＡＳ）に応じて切り替えてリードアドレス信号（Ｒ
ＥＡ）として出力するリードアドレス選択回路（２２）
と、このリードアドレス選択回路（２２）から出力されるリ
ードアドレス信号（ＲＥＡ）とシーケンシャルライトア
ドレス信号（ＳＷＡ）が供給され、前記０面ライトイネ
ーブル信号（ＷＥ０）に基づいて、リードアドレス信号
（ＲＥＡ）とシーケンシャルライトアドレス信号（ＳＷ
Ａ）のいずれか一方を選択して、前記０面メモリ（１７
−０）に０面リード／ライトアドレス信号（Ｒ／ＷＡ
０）として出力する０面リード／ライトアドレス選択回
路（２３−０）と、前記リードアドレス選択回路（２２）から出力されるリ
ードアドレス信号（ＲＥＡ）とシーケンシャルライトア
ドレス信号（ＳＷＡ）が供給され、前記１面ライトイネ
ーブル信号（ＷＥ１）に基づいて、リードアドレス信号
（ＲＥＡ）とシーケンシャルライトアドレス信号（ＳＷ
Ａ）のいずれか一方を選択して、前記１面メモリ（１７
−１）に０面リード／ライトアドレス信号（Ｒ／ＷＡ
１）として出力する１面リード／ライトアドレス選択回
路（２３−１）と、前記０面メモリ（１７−０）から読み出されるＫ＋１ビ
ットの０面読出しデータ信号（ＲＤ０）と前記１面メモ
リ（１７−１）から読み出されるＫ＋１ビットの１面読
出しデータ信号（ＲＤ１）のどちらか一方をメモリ面選
択信号（ＭＳ）に応じて選択して面選択データ信号（Ｓ
Ｄ）として出力するメモリ面選択回路（３４）と、前記メモリ面選択回路（３４）の出力するＫ＋１ビット
の面選択データ信号（ＭＳ）のパリティ監視を行って、
その監視結果を表わすパリティ監視信号（ＰＣ）とＫビ
ットのパリティ検出データ信号（ＰＤＤ）を出力するパ
リティ検出回路（１８）と、前記チェックアドレス検出回路（２０）が前記リードア
ドレス選択信号（ＲＡＳ）を出力した場合に固定データ
を出力データ信号（ＯＤ）として出力し、前記チェック
アドレス検出回路（２０）が前記リードアドレス選択信
号（ＲＡＳ）を出力しない場合には前記パリティ検出回
路（１８）から出力されるパリティ検出データ信号（Ｐ
ＤＤ）を出力データ信号（ＯＤ）として出力する固定デ
ータ挿入回路（１９）とを具備すること特徴とするメモ
リ監視装置。