JPH07169942A - 逆導通静電誘導サイリスタ - Google Patents
逆導通静電誘導サイリスタInfo
- Publication number
- JPH07169942A JPH07169942A JP34292393A JP34292393A JPH07169942A JP H07169942 A JPH07169942 A JP H07169942A JP 34292393 A JP34292393 A JP 34292393A JP 34292393 A JP34292393 A JP 34292393A JP H07169942 A JPH07169942 A JP H07169942A
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- Japan
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- isolation region
- type isolation
- thyristor
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Abstract
(57)【要約】
【目的】 逆導通静電誘導（ＳＩ）サイリスタのＳＩサ
イリスタ部とダイオード部の分離帯の面積を低減するこ
と、及び半導体エレメントのカソード面を平坦化してパ
ターンの微細化を図ることを目的とする。 【構成】 ＳＩサイリスタ部のｐ形ゲート領域のシート
抵抗に比較して、分離帯のｐ形分離領域のシート抵抗を
高くする。その方法はｐ形分離領域へのｐ形不純物の導
入量を低減する、又はｐ形分離領域を拡散法で形成後そ
の表面層にｎ形分離領域を形成し、しかる後にエピタキ
シャル成長層で埋め込む。ｐ形分離領域上はエピタキシ
ャル層となすことにより半導体エレメントのカソード側
表面が平坦な逆導通静電誘導サイリスタとする。
イリスタ部とダイオード部の分離帯の面積を低減するこ
と、及び半導体エレメントのカソード面を平坦化してパ
ターンの微細化を図ることを目的とする。 【構成】 ＳＩサイリスタ部のｐ形ゲート領域のシート
抵抗に比較して、分離帯のｐ形分離領域のシート抵抗を
高くする。その方法はｐ形分離領域へのｐ形不純物の導
入量を低減する、又はｐ形分離領域を拡散法で形成後そ
の表面層にｎ形分離領域を形成し、しかる後にエピタキ
シャル成長層で埋め込む。ｐ形分離領域上はエピタキシ
ャル層となすことにより半導体エレメントのカソード側
表面が平坦な逆導通静電誘導サイリスタとする。
Description
【０００１】
【産業上の利用分野】逆導通静電誘導サイリスタのＳＩ
サイリスタ部とダイオード部との間の分離帯に関する。
サイリスタ部とダイオード部との間の分離帯に関する。
【０００２】
【従来の技術】同一シリコン基板に、静電誘導（ＳＩ）
サイリスタとフリーホイールダイオードとを一体化した
逆導通静電誘導サイリスタにおけるダイオード部とを分
離帯で電気的に分離する技術として特開昭５６−８８３
６１号公報、特開昭５７−１４７２７６号公報、特開昭
６２−１２８５６４号公報がある。これらの技術はＳＩ
サイリスタ部のｐ形ゲート領域とダイオード部のｐ形領
域との間にｎ領域を設けて、ｐｎｐ接合による分離であ
る。
サイリスタとフリーホイールダイオードとを一体化した
逆導通静電誘導サイリスタにおけるダイオード部とを分
離帯で電気的に分離する技術として特開昭５６−８８３
６１号公報、特開昭５７−１４７２７６号公報、特開昭
６２−１２８５６４号公報がある。これらの技術はＳＩ
サイリスタ部のｐ形ゲート領域とダイオード部のｐ形領
域との間にｎ領域を設けて、ｐｎｐ接合による分離であ
る。
【０００３】一方ｐ形ゲート領域とダイオード部のｐ形
領域の間にｐ形分離領域が設けられ、このｐ形分離領域
の抵抗で分離する技術があって逆導通ＧＴＯに使用され
ている。
領域の間にｐ形分離領域が設けられ、このｐ形分離領域
の抵抗で分離する技術があって逆導通ＧＴＯに使用され
ている。
【０００４】
【発明が解決しようとする課題】ＳＩサイリスタ部が埋
め込みゲートＳＩサイリスタである逆導通ＳＩサイリス
タにおいて、ＳＩサイリスタ部とダイオード部をｐ形分
離領域の抵抗で分離する構造において分離帯の面積率を
小さくし、半導体エレメントのカソード側表面を平坦化
する逆導通静電誘導サイリスタを提供することを目的と
する。
め込みゲートＳＩサイリスタである逆導通ＳＩサイリス
タにおいて、ＳＩサイリスタ部とダイオード部をｐ形分
離領域の抵抗で分離する構造において分離帯の面積率を
小さくし、半導体エレメントのカソード側表面を平坦化
する逆導通静電誘導サイリスタを提供することを目的と
する。
【０００５】
【課題を解決するための手段】埋め込みゲートＳＩサイ
リスタ部とダイオード部がその間に分離帯を介在させて
一体化された逆導通ＳＩサイリスタにおいて、 ＳＩサイリスタ部のｐ形ゲート領域とダイオード部
のｐ形領域との間に設けられる分離帯のｐ形分離領域の
シート抵抗をｐ形ゲート領域のシート抵抗よりも大きく
なし、このｐ形分離領域のカソード電極側にエピタキシ
ャル成長層からなるｎ形領域が形成されたことを特徴と
する。 ｐ形分離領域に導入されるｐ形不純物の量をｐ形ゲ
ート領域のそれよりも小となされたことを特徴とする。 ｐ形分離領域のｎ形領域に近い部分に、ｎ形不純物
を導入してｎ形分離領域を形成することを特徴とする。
リスタ部とダイオード部がその間に分離帯を介在させて
一体化された逆導通ＳＩサイリスタにおいて、 ＳＩサイリスタ部のｐ形ゲート領域とダイオード部
のｐ形領域との間に設けられる分離帯のｐ形分離領域の
シート抵抗をｐ形ゲート領域のシート抵抗よりも大きく
なし、このｐ形分離領域のカソード電極側にエピタキシ
ャル成長層からなるｎ形領域が形成されたことを特徴と
する。 ｐ形分離領域に導入されるｐ形不純物の量をｐ形ゲ
ート領域のそれよりも小となされたことを特徴とする。 ｐ形分離領域のｎ形領域に近い部分に、ｎ形不純物
を導入してｎ形分離領域を形成することを特徴とする。
【０００６】従って、本発明の構成は以下に示す通りで
ある。即ち、静電誘導サイリスタ部とダイオード部と
が、分離帯を介在させて一体形成された素子において、
ｐ形ゲート領域のシート抵抗に比較してｐ形分離領域の
シート抵抗を高くし、かつｐ形分離領域の上にはエピタ
キシャル成長層を残すことによりことにより、半導体の
カソード側表面が平坦であることを特徴とする逆導通静
電誘導サイリスタとしての構成を有する。
ある。即ち、静電誘導サイリスタ部とダイオード部と
が、分離帯を介在させて一体形成された素子において、
ｐ形ゲート領域のシート抵抗に比較してｐ形分離領域の
シート抵抗を高くし、かつｐ形分離領域の上にはエピタ
キシャル成長層を残すことによりことにより、半導体の
カソード側表面が平坦であることを特徴とする逆導通静
電誘導サイリスタとしての構成を有する。
【０００７】或いはまた、ｐ形分離領域へｐ形不純物を
イオン注入法で導入して、シート抵抗が１ｋΩ以上とな
されたことを特徴とする逆導通静電誘導サイリスタとし
ての構成を有する。
イオン注入法で導入して、シート抵抗が１ｋΩ以上とな
されたことを特徴とする逆導通静電誘導サイリスタとし
ての構成を有する。
【０００８】或いはまた、ｐ形分離領域を拡散法で形成
後にその表面層にｎ形分離領域を拡散法で形成すること
により、ｐ形分離領域のシート抵抗が１ｋΩ以上となさ
れたことを特徴とする逆導通静電誘導サイリスタとして
の構成を有する。
後にその表面層にｎ形分離領域を拡散法で形成すること
により、ｐ形分離領域のシート抵抗が１ｋΩ以上となさ
れたことを特徴とする逆導通静電誘導サイリスタとして
の構成を有する。
【０００９】
【作用】逆導通ＳＩサイリスタにゲート電極が負、カソ
ード電極が正の逆方向電圧が印加された場合に、流れる
電流は小さいことが必要である。この電流を制限するの
はダイオード部のアノード電極１５とＳＩサイリスタ部
のゲート電極１４の間の抵抗であって、これはｐ形分離
領域の抵抗にほぼ等しい。抵抗値として１００〜２００
Ωが通常用いられる。
ード電極が正の逆方向電圧が印加された場合に、流れる
電流は小さいことが必要である。この電流を制限するの
はダイオード部のアノード電極１５とＳＩサイリスタ部
のゲート電極１４の間の抵抗であって、これはｐ形分離
領域の抵抗にほぼ等しい。抵抗値として１００〜２００
Ωが通常用いられる。
【００１０】ｐ形領域及びダイオードｐ形領域の抵抗
は、ダイオード部の順方向電圧降下低減のために小さい
こと、ＳＩサイリスタの外部ゲート信号を素子全体に速
く伝播させるためにＳＩサイリスタ部のゲート領域とｐ
形領域の抵抗は、小さいこと、等が要求される。
は、ダイオード部の順方向電圧降下低減のために小さい
こと、ＳＩサイリスタの外部ゲート信号を素子全体に速
く伝播させるためにＳＩサイリスタ部のゲート領域とｐ
形領域の抵抗は、小さいこと、等が要求される。
【００１１】ｐ形分離領域の抵抗Ｒはシート抵抗ρS と
長さＬ、幅Ｗによって（１）式で表わされる。
長さＬ、幅Ｗによって（１）式で表わされる。
【００１２】ここでダイオード部とＳＩサイリスタ部の
面積比率が定まると、幅Ｗは素子の外径によりほぼ決ま
る。本発明によればシート抵抗ρS を大きくなし得るの
で、長さＬを比較的小さくすることが可能となる。その
結果分離の面積率を小さくできる。
面積比率が定まると、幅Ｗは素子の外径によりほぼ決ま
る。本発明によればシート抵抗ρS を大きくなし得るの
で、長さＬを比較的小さくすることが可能となる。その
結果分離の面積率を小さくできる。
【００１３】ｐ形分離領域はエピタキシャル層からなる
ｎ形領域で埋め込まれているので、 ｐ形分離領域の厚さを一定にできることから、抵抗
Ｒの素子内及び素子間の精度を高くできる。 半導体エレメントのカソード側の表面が平坦であ
る。
ｎ形領域で埋め込まれているので、 ｐ形分離領域の厚さを一定にできることから、抵抗
Ｒの素子内及び素子間の精度を高くできる。 半導体エレメントのカソード側の表面が平坦であ
る。
【００１４】従って、フォトエッチング工程の寸法精度
を高くなし得ることから、ｎ形カソード領域とｐ形領域
の選択拡散及びゲート電極とカソード電極の分離等のパ
ターンを微細化することが可能となり、素子面積の有効
利用と性能の向上を図ることができる。
を高くなし得ることから、ｎ形カソード領域とｐ形領域
の選択拡散及びゲート電極とカソード電極の分離等のパ
ターンを微細化することが可能となり、素子面積の有効
利用と性能の向上を図ることができる。
【００１５】
【実施例】本発明の第１の実施例を図１の逆導通ＳＩサ
イリスタの断面構造図、図２の不純物濃度分布図、及び
図３乃至図６の製造工程図を用いて説明する。
イリスタの断面構造図、図２の不純物濃度分布図、及び
図３乃至図６の製造工程図を用いて説明する。
【００１６】図３に示されるようにｎ形高抵抗層２を形
成するシリコン基板の片面にｐ形分離領域９及びダイオ
ードｐ形領域１１を拡散法で形成する。分離帯の寸法に
もよるが、このダイオードｐ形領域１１のシート抵抗は
１ｋΩ〜１０ｋΩ程度となることから、不純物の導入は
イオン注入法が適する。
成するシリコン基板の片面にｐ形分離領域９及びダイオ
ードｐ形領域１１を拡散法で形成する。分離帯の寸法に
もよるが、このダイオードｐ形領域１１のシート抵抗は
１ｋΩ〜１０ｋΩ程度となることから、不純物の導入は
イオン注入法が適する。
【００１７】次にｎ形ダイオード領域８、ｐ形アノード
領域３、そしてｐ形ゲート領域４を順次選択拡散法で形
成する（図４）。
領域３、そしてｐ形ゲート領域４を順次選択拡散法で形
成する（図４）。
【００１８】次にエピタキシャル成長法でｎ形領域５を
図５にＥで示される部分に形成する。
図５にＥで示される部分に形成する。
【００１９】次に図６に示されるようにｐ形領域６を、
次いでｎ形カソード領域７を各々選択拡散法で形成す
る。
次いでｎ形カソード領域７を各々選択拡散法で形成す
る。
【００２０】次に図１に示されるように分離帯のカソー
ド側表面にＳｉＯ2 膜等からなる絶縁膜を形成し、次い
でアルミ蒸着法でアノード電極１２、ゲート電極１４、
カソード電極１３及びダイオードアノード電極１５を形
成する。
ド側表面にＳｉＯ2 膜等からなる絶縁膜を形成し、次い
でアルミ蒸着法でアノード電極１２、ゲート電極１４、
カソード電極１３及びダイオードアノード電極１５を形
成する。
【００２１】以上の方法により図２の不純物濃度分布に
示されるように、逆導通ＳＩサイリスタのｐ形分離領域
９の不純物濃度をｐ形ゲート領域４よりも低く製造する
ことができる。ｐ形分離領域９のシート抵抗の上限は、
逆導通ＳＩサイリスタに最大オフ電圧を印加した時に、
ｐ形分離領域９の空乏層がｎ形領域５に到達しないこと
を条件に設定するとよい。
示されるように、逆導通ＳＩサイリスタのｐ形分離領域
９の不純物濃度をｐ形ゲート領域４よりも低く製造する
ことができる。ｐ形分離領域９のシート抵抗の上限は、
逆導通ＳＩサイリスタに最大オフ電圧を印加した時に、
ｐ形分離領域９の空乏層がｎ形領域５に到達しないこと
を条件に設定するとよい。
【００２２】第２の実施例を図７の逆導通ＳＩサイリス
タ断面構造図、図８の製造工程の説明図及び図９の不純
物濃度分布図により説明する。
タ断面構造図、図８の製造工程の説明図及び図９の不純
物濃度分布図により説明する。
【００２３】第２の実施例は、図８で示されるｐ形分離
領域９の表面層にｎ形分離領域１６を選択拡散した後に
図５に示されるようにエピタキシャル成長層５を形成す
る方法で製作される。
領域９の表面層にｎ形分離領域１６を選択拡散した後に
図５に示されるようにエピタキシャル成長層５を形成す
る方法で製作される。
【００２４】図９の不純物濃度分布に示されるように、
ｐ形分離領域９の厚さを第１の実施例よりも小さくでき
ることから、分離抵抗を大きくできること、ひいては分
離帯の長さｌを小さくしやすい点が特徴である。
ｐ形分離領域９の厚さを第１の実施例よりも小さくでき
ることから、分離抵抗を大きくできること、ひいては分
離帯の長さｌを小さくしやすい点が特徴である。
【００２５】第３の実施例を図７及び図１０の不純物濃
度分布図を用いて説明する。
度分布図を用いて説明する。
【００２６】第３の実施例の製造工程は、まず図４にお
いてダイオードｎ形領域８とｐ形アノード領域３を形成
後に、ｐ形ゲート領域４、ｐ形分離領域９及びダイオー
ドｐ形領域１１を同時に形成し、しかる後に図８に示さ
れるようにｎ形分離領域を形成する点が特徴であって工
程が簡素化される。その後の製法は第２の実施例によ
る。
いてダイオードｎ形領域８とｐ形アノード領域３を形成
後に、ｐ形ゲート領域４、ｐ形分離領域９及びダイオー
ドｐ形領域１１を同時に形成し、しかる後に図８に示さ
れるようにｎ形分離領域を形成する点が特徴であって工
程が簡素化される。その後の製法は第２の実施例によ
る。
【００２７】図１０の不純物濃度分布に示されるように
ｐ形分離領域９の厚さを小さくすることによって分離抵
抗を１００Ω〜２００Ωにすることができる。
ｐ形分離領域９の厚さを小さくすることによって分離抵
抗を１００Ω〜２００Ωにすることができる。
【００２８】以上の実施例では、エピタキシャル成長層
はｎ形であるが、ｐ形でも適用可能であり、分離抵抗を
確保することを条件に、エピタキシャル成長層のシート
抵抗を選定するとよい。
はｎ形であるが、ｐ形でも適用可能であり、分離抵抗を
確保することを条件に、エピタキシャル成長層のシート
抵抗を選定するとよい。
【００２９】
【発明の効果】逆導通ＳＩサイリスタの分離帯のｐ形分
離領域のシート抵抗を大きく、かつ精度よく製作するこ
とができることにより、分離帯の長さひいては面積率の
低減が可能である。半導体エレメントのカソード側表面
が平坦であることにより、パターンの微細化が可能であ
って、素子面積の有効利用と、素子特性の向上を図るこ
とができる。
離領域のシート抵抗を大きく、かつ精度よく製作するこ
とができることにより、分離帯の長さひいては面積率の
低減が可能である。半導体エレメントのカソード側表面
が平坦であることにより、パターンの微細化が可能であ
って、素子面積の有効利用と、素子特性の向上を図るこ
とができる。
【図１】本発明の第１の実施例としての逆導通ＳＩサイ
リスタの模式的断面構造図
リスタの模式的断面構造図
【図２】図１のＳＩサイリスタ部のＢ−Ｂ方向、及び分
離帯のＣ−Ｃ方向の不純物濃度分布図
離帯のＣ−Ｃ方向の不純物濃度分布図
【図３】本発明の第１の実施例の製造方法において、ｐ
形分離領域９及びダイオードｐ形領域１１の形成工程図
形分離領域９及びダイオードｐ形領域１１の形成工程図
【図４】ダイオードｎ形領域８、ｐ形アノード領域３及
びｐ形ゲート領域４の形成工程図
びｐ形ゲート領域４の形成工程図
【図５】エピタキシャル成長法によるｎ形領域５の形成
工程図
工程図
【図６】ｐ形領域６、ｎ形カソード領域７の形成工程図
【図７】本発明の第２の実施例としのて逆導通ＳＩサイ
リスタの断面構造図
リスタの断面構造図
【図８】本発明の第２の実施例（図７）の製造工程の説
明図
明図
【図９】図７の逆導通ＳＩサイリスタ部のＢ−Ｂ方向、
及び分離帯Ｅ−Ｅ方向の不純物濃度分布図
及び分離帯Ｅ−Ｅ方向の不純物濃度分布図
【図１０】本発明の第３の実施例としての逆導通ＳＩサ
イリスタ部のＢ−Ｂ方向、及び分離帯Ｅ−Ｅ方向の不純
物濃度分布図
イリスタ部のＢ−Ｂ方向、及び分離帯Ｅ−Ｅ方向の不純
物濃度分布図
２ ｎ形高抵抗層 ３ ｐ形アノード領域 ４ ｐ形ゲート領域 ５ ｎ形領域 ６ ｐ形領域 ７ ｎ形カソード領域 ８ ダイオードｎ形領域 ９ ｐ形分離領域 １０ 絶縁膜 １１ ダイオードｐ形領域 １２ アノード電極 １３ カソード電極 １４ ゲート電極 １５ ダイオードアノード電極 １６ ｎ形分離領域
Claims (3)
- 【請求項１】 静電誘導サイリスタ部とダイオード部と
が、分離帯を介在させて一体形成された素子において、
ｐ形ゲート領域のシート抵抗に比較してｐ形分離領域の
シート抵抗を高くし、かつｐ形分離領域の上にはエピタ
キシャル成長層を残すことによりことにより、半導体の
カソード側表面が平坦であることを特徴とする逆導通静
電誘導サイリスタ。 - 【請求項２】 ｐ形分離領域へｐ形不純物をイオン注入
法で導入して、シート抵抗が１ｋΩ以上となされたこと
を特徴とする請求項１記載の逆導通静電誘導サイリス
タ。 - 【請求項３】 ｐ形分離領域を拡散法で形成後にその表
面層にｎ形分離領域を拡散法で形成することにより、ｐ
形分離領域のシート抵抗が１ｋΩ以上となされたことを
特徴とする請求項１乃至２の内、いずれか１項記載の記
載の逆導通静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34292393A JPH07169942A (ja) | 1993-12-15 | 1993-12-15 | 逆導通静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34292393A JPH07169942A (ja) | 1993-12-15 | 1993-12-15 | 逆導通静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169942A true JPH07169942A (ja) | 1995-07-04 |
Family
ID=18357570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34292393A Withdrawn JPH07169942A (ja) | 1993-12-15 | 1993-12-15 | 逆導通静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
-
1993
- 1993-12-15 JP JP34292393A patent/JPH07169942A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |