JPH07161765A - フィルムキャリア型半導体装置 - Google Patents
フィルムキャリア型半導体装置Info
- Publication number
- JPH07161765A JPH07161765A JP5339288A JP33928893A JPH07161765A JP H07161765 A JPH07161765 A JP H07161765A JP 5339288 A JP5339288 A JP 5339288A JP 33928893 A JP33928893 A JP 33928893A JP H07161765 A JPH07161765 A JP H07161765A
- Authority
- JP
- Japan
- Prior art keywords
- inner lead
- semiconductor device
- semiconductor element
- carrier type
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83909—Post-treatment of the layer connector or bonding area
- H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、インナーリードの変形や切断、更
には接合不良を防ぐようにすることを目的とする。 【構成】 本発明のフィルムキャリア型半導体装置は、
半導体素子10に設けられたバンプ11とインナーリー
ド部7が異方性導電膜12を介して接続された構成を有
している。
には接合不良を防ぐようにすることを目的とする。 【構成】 本発明のフィルムキャリア型半導体装置は、
半導体素子10に設けられたバンプ11とインナーリー
ド部7が異方性導電膜12を介して接続された構成を有
している。
Description
【0001】
【産業上の利用分野】本発明はフィルムキャリア型半導
体装置に関し、特に、インナーリード部の変形や切断を
防ぐと共に接合不良をなくし、且つ、接合部の接触抵抗
を低く抑えて信頼性を向上させたフィルムキャリア型半
導体装置に関する。
体装置に関し、特に、インナーリード部の変形や切断を
防ぐと共に接合不良をなくし、且つ、接合部の接触抵抗
を低く抑えて信頼性を向上させたフィルムキャリア型半
導体装置に関する。
【0002】
【従来の技術】フィルムキャリア型半導体装置は、絶縁
性フィルムテープに形成されたリードと半導体素子を接
続し、必要に応じて半導体素子,及びリードの一部を樹
脂封止して構成されている。
性フィルムテープに形成されたリードと半導体素子を接
続し、必要に応じて半導体素子,及びリードの一部を樹
脂封止して構成されている。
【0003】図3,及び図4には、上記フィルムキャリ
ア型半導体装置の一例が示されている。この半導体装置
は、絶縁性フィルムテープ1を搬送させて半導体素子を
実装してゆく、所謂、TAB(Tape Automated Bondin
g) テープ方式によって得たキャリアテープから構成さ
れたものである。図4はそのキャリアテープを示し、予
めデバイスホール4,スプロケットホール5,及びアウ
ターリードホール6が形成された絶縁性フィルムテープ
1上にフィンガーリード3が形成されており、デバイス
ホール4の内側には半導体素子と接続されるフィンガー
リード3のインナーリード部7が多数配列している。
ア型半導体装置の一例が示されている。この半導体装置
は、絶縁性フィルムテープ1を搬送させて半導体素子を
実装してゆく、所謂、TAB(Tape Automated Bondin
g) テープ方式によって得たキャリアテープから構成さ
れたものである。図4はそのキャリアテープを示し、予
めデバイスホール4,スプロケットホール5,及びアウ
ターリードホール6が形成された絶縁性フィルムテープ
1上にフィンガーリード3が形成されており、デバイス
ホール4の内側には半導体素子と接続されるフィンガー
リード3のインナーリード部7が多数配列している。
【0004】すなわち、図3のフィルムキャリア型半導
体装置は、デバイスホール4に半導体素子10を配置す
ると共に、インナーリード7と半導体素子10を接続
し、絶縁性フィルムテープ1の不要部分を切除した後、
半導体素子10,及びフィンガーリード3の一部を樹脂
モールド14で封止して構成されている。
体装置は、デバイスホール4に半導体素子10を配置す
ると共に、インナーリード7と半導体素子10を接続
し、絶縁性フィルムテープ1の不要部分を切除した後、
半導体素子10,及びフィンガーリード3の一部を樹脂
モールド14で封止して構成されている。
【0005】半導体素子10とフィンガーリード3の接
続は、接合速度の観点からギャングボンディングが採用
されており、この場合、半導体素子10の電極にはAu
バンプ11が、また、フィンガーリード3にはSn,或
いは半田等のメッキ層8がそれぞれ設けられ、両者がA
u−Sn共晶接合によって接続されている。
続は、接合速度の観点からギャングボンディングが採用
されており、この場合、半導体素子10の電極にはAu
バンプ11が、また、フィンガーリード3にはSn,或
いは半田等のメッキ層8がそれぞれ設けられ、両者がA
u−Sn共晶接合によって接続されている。
【0006】一方、フィンガーリード3の形成方法は、
厚さ75〜125μmのポリイミド等の絶縁性フィルム
テープ1上に接着剤2を介して厚さ約35μmの薄い銅
箔をラミネートし、この銅箔に感光性レジストを塗布し
てから所定パターンで露光,現像,及びエッチングする
ことによって行われ、特に、インナーリード部7におい
ては、図4から判るように、Auバンプ11との対応を
図るために幅が40〜60μmと非常に細く、また、ピ
ッチも80〜120μmと非常に狭くなるように形成さ
れる。
厚さ75〜125μmのポリイミド等の絶縁性フィルム
テープ1上に接着剤2を介して厚さ約35μmの薄い銅
箔をラミネートし、この銅箔に感光性レジストを塗布し
てから所定パターンで露光,現像,及びエッチングする
ことによって行われ、特に、インナーリード部7におい
ては、図4から判るように、Auバンプ11との対応を
図るために幅が40〜60μmと非常に細く、また、ピ
ッチも80〜120μmと非常に狭くなるように形成さ
れる。
【0007】
【発明が解決しようとする課題】しかし、従来のフィル
ムキャリア型半導体装置によると、半導体装置とインナ
ーリード部の接続をAuバンプを用いたAu−Sn共晶
接合によって行っているため、前述したように、Auバ
ンプに対応するためにインナーリード部の微細化が図ら
れており、そのためにインナーリードの変形が多く、半
導体素子との接合の信頼性を低下させるばかりでなく、
テープ自体の不良率を高くするといった不都合がある。
また、インナーリード部と半導体素子を接合すると、微
細なインナーリード部で半導体素子を支持することにな
るため、インナーリード部の切断等が生じる恐れがあ
る。
ムキャリア型半導体装置によると、半導体装置とインナ
ーリード部の接続をAuバンプを用いたAu−Sn共晶
接合によって行っているため、前述したように、Auバ
ンプに対応するためにインナーリード部の微細化が図ら
れており、そのためにインナーリードの変形が多く、半
導体素子との接合の信頼性を低下させるばかりでなく、
テープ自体の不良率を高くするといった不都合がある。
また、インナーリード部と半導体素子を接合すると、微
細なインナーリード部で半導体素子を支持することにな
るため、インナーリード部の切断等が生じる恐れがあ
る。
【0008】従って、本発明の目的はインナーリードの
変形や切断、更には接合不良を防ぐことができるフィル
ムキャリア型半導体装置を提供することである。
変形や切断、更には接合不良を防ぐことができるフィル
ムキャリア型半導体装置を提供することである。
【0009】
【課題を解決するための手段】本発明は上記問題点に鑑
み、インナーリードの変形や切断、更には接合不良を防
ぐようにするため、絶縁性フィルムテープ上に接着され
た銅箔をフォトエッチングして形成された所定のパター
ンのフィンガーリードと、フィンガーリードの複数のイ
ンナーリード部にそれぞれバンプを介して接続される半
導体素子と、半導体素子,及びフィンガーリードの一部
を封止して半導体素子を絶縁性フィルムテープに固定す
る樹脂モールドを備え、バンプとインナーリード部が異
方性導電膜を介して接続されたフィルムキャリア型半導
体装置を提供するものである。
み、インナーリードの変形や切断、更には接合不良を防
ぐようにするため、絶縁性フィルムテープ上に接着され
た銅箔をフォトエッチングして形成された所定のパター
ンのフィンガーリードと、フィンガーリードの複数のイ
ンナーリード部にそれぞれバンプを介して接続される半
導体素子と、半導体素子,及びフィンガーリードの一部
を封止して半導体素子を絶縁性フィルムテープに固定す
る樹脂モールドを備え、バンプとインナーリード部が異
方性導電膜を介して接続されたフィルムキャリア型半導
体装置を提供するものである。
【0010】また、インナーリード部に設けられるメッ
キとして、Au,Pd,Ag,Pd−Ni等を用いる
と、異方性導電膜との接触抵抗を低く抑えることができ
る。
キとして、Au,Pd,Ag,Pd−Ni等を用いる
と、異方性導電膜との接触抵抗を低く抑えることができ
る。
【0011】更に、半導体素子に異方性導電膜を介して
接続されるリードとして、絶縁性フィルムテープ上にお
いて種々の電子回路部品と接続された所定パターンの配
線リードであっても良い。この場合、半導体素子を配線
リードに直接、接続することができ、構成の簡素化を図
ることができる。
接続されるリードとして、絶縁性フィルムテープ上にお
いて種々の電子回路部品と接続された所定パターンの配
線リードであっても良い。この場合、半導体素子を配線
リードに直接、接続することができ、構成の簡素化を図
ることができる。
【0012】
【実施例】以下、本発明のフィルムキャリア型半導体装
置について添付図面を参照しながら詳細に説明する。
置について添付図面を参照しながら詳細に説明する。
【0013】図1には、本発明の一実施例のフィルムキ
ャリア型半導体装置の断面構造が示されている。このフ
ィルムキャリア型半導体装置は、絶縁性フィルムテープ
1上に接着剤2を介して接着された所定のパターンのフ
ィンガーリード3と、フィンガーリード3の複数のイン
ナーリード部7にそれぞれAuバンプ11を介して接続
される半導体素子10と、半導体素子10,及びフィン
ガーリード3の一部を封止して半導体素子10を絶縁性
フィルムテープ1に固定する樹脂モールド14を備え、
Auバンプ11とインナーリード部7が異方性導電膜1
2を介して接続された構成を有している。
ャリア型半導体装置の断面構造が示されている。このフ
ィルムキャリア型半導体装置は、絶縁性フィルムテープ
1上に接着剤2を介して接着された所定のパターンのフ
ィンガーリード3と、フィンガーリード3の複数のイン
ナーリード部7にそれぞれAuバンプ11を介して接続
される半導体素子10と、半導体素子10,及びフィン
ガーリード3の一部を封止して半導体素子10を絶縁性
フィルムテープ1に固定する樹脂モールド14を備え、
Auバンプ11とインナーリード部7が異方性導電膜1
2を介して接続された構成を有している。
【0014】次に、上記フィルムキャリア型半導体装置
の製造方法を説明する。まず、接着剤2が付いた厚さ7
5μmの絶縁性フィルムテープ1に、スプロケットホー
ル5,及びアウターリードホール6をパンチングによっ
て形成し、その表面に厚さ35μmの電解銅箔をラミネ
ートした後、感光性レジストを塗布し、所定パターンで
露光,現像,及びエッチングして、図2に示すように、
絶縁性フィルムテープ1上に所定のパターンのフィンガ
ーリード3を形成する。更に、フィンガーリード3に対
して無電解Snメッキ法により0.6μmのSnのメッ
キ層8を設け、キャリアテープとする。
の製造方法を説明する。まず、接着剤2が付いた厚さ7
5μmの絶縁性フィルムテープ1に、スプロケットホー
ル5,及びアウターリードホール6をパンチングによっ
て形成し、その表面に厚さ35μmの電解銅箔をラミネ
ートした後、感光性レジストを塗布し、所定パターンで
露光,現像,及びエッチングして、図2に示すように、
絶縁性フィルムテープ1上に所定のパターンのフィンガ
ーリード3を形成する。更に、フィンガーリード3に対
して無電解Snメッキ法により0.6μmのSnのメッ
キ層8を設け、キャリアテープとする。
【0015】次に、異方性導電膜12を介して半導体素
子10のAuバンプ11とフィンガーリード3のインナ
ーリード部7を温度150℃で接合する。そして、最後
に樹脂モールド14で半導体素子10を絶縁性フィルム
テープ1に固定する。
子10のAuバンプ11とフィンガーリード3のインナ
ーリード部7を温度150℃で接合する。そして、最後
に樹脂モールド14で半導体素子10を絶縁性フィルム
テープ1に固定する。
【0016】ここで、このようにして製造した半導体装
置に対し、変形不良,切断不良,及び接合不良について
調べたところ、以下のような具体的な数値が得られた。 (1) 変形不良 80μmピッチのインナリード部の変形を調べたとこ
ろ、従来のものが3%であったのに対して本実施例は0
%であった。 (2) 切断不良 半導体装置の組立時におけるインナーリード部の切断を
調べたところ、従来のものが0.5%であったのに対し
て本実施例は0%であった。 (3) 接合不良 インナーリード部と半導体素子のAuバンプとの接合不
良を調べたところ、従来のものが0.3%であったのに
対して本実施例は0%であった。
置に対し、変形不良,切断不良,及び接合不良について
調べたところ、以下のような具体的な数値が得られた。 (1) 変形不良 80μmピッチのインナリード部の変形を調べたとこ
ろ、従来のものが3%であったのに対して本実施例は0
%であった。 (2) 切断不良 半導体装置の組立時におけるインナーリード部の切断を
調べたところ、従来のものが0.5%であったのに対し
て本実施例は0%であった。 (3) 接合不良 インナーリード部と半導体素子のAuバンプとの接合不
良を調べたところ、従来のものが0.3%であったのに
対して本実施例は0%であった。
【0017】尚、以上の実施例では、フィンガーリード
3にSnのメッキ層8を設けたが、Au,Pd,Ag,
Pd−Ni等といったメッキ層8にすると、異方性導電
膜12との接触抵抗を、例えば、1Ω以下と低く抑える
ことができる。
3にSnのメッキ層8を設けたが、Au,Pd,Ag,
Pd−Ni等といったメッキ層8にすると、異方性導電
膜12との接触抵抗を、例えば、1Ω以下と低く抑える
ことができる。
【0018】図3,及び図4には、本発明の第2の実施
例が示されている。この実施例は、絶縁性フィルムテー
プ1上において他の電子回路部品10A,10Bと接続
された所定パターンの配線リード15のインナーリード
部7と半導体素子10のAuバンプ11を異方性導電膜
12を介して接続している。このような構成では、半導
体素子10を配線リード15に直接、接続することがで
き、構成の簡素化を図ることができる。
例が示されている。この実施例は、絶縁性フィルムテー
プ1上において他の電子回路部品10A,10Bと接続
された所定パターンの配線リード15のインナーリード
部7と半導体素子10のAuバンプ11を異方性導電膜
12を介して接続している。このような構成では、半導
体素子10を配線リード15に直接、接続することがで
き、構成の簡素化を図ることができる。
【0019】
【発明の効果】以上説明した通り、本発明のフィルムキ
ャリア型半導体装置によると、絶縁性フィルムテープ上
に接着された銅箔をフォトエッチングして形成された所
定のパターンのフィンガーリードと、フィンガーリード
の複数のインナーリード部にそれぞれバンプを介して接
続される半導体素子と、半導体素子,及びフィンガーリ
ードの一部を封止して半導体素子を絶縁性フィルムテー
プに固定する樹脂モールドを備え、バンプとインナーリ
ード部が異方性導電膜を介して接続したため、インナー
リードの変形や切断、更には接合不良を防ぐことがで
き、接続部の信頼性を向上させることができる。また、
少なくともインナーリード部にAu,Pd,Ag,Pd
−Ni等のメッキ層を設けると、異方性導電膜との接触
抵抗の低く抑えることができる。
ャリア型半導体装置によると、絶縁性フィルムテープ上
に接着された銅箔をフォトエッチングして形成された所
定のパターンのフィンガーリードと、フィンガーリード
の複数のインナーリード部にそれぞれバンプを介して接
続される半導体素子と、半導体素子,及びフィンガーリ
ードの一部を封止して半導体素子を絶縁性フィルムテー
プに固定する樹脂モールドを備え、バンプとインナーリ
ード部が異方性導電膜を介して接続したため、インナー
リードの変形や切断、更には接合不良を防ぐことがで
き、接続部の信頼性を向上させることができる。また、
少なくともインナーリード部にAu,Pd,Ag,Pd
−Ni等のメッキ層を設けると、異方性導電膜との接触
抵抗の低く抑えることができる。
【図1】本発明の一実施例のを示す断面図。
【図2】本発明の一実施例のキャリアテープを示す平面
図。
図。
【図3】本発明の第2の実施例を示す平面図。
【図4】本発明の第2の実施例を示す断面図。
【図5】従来のフィルムキャリア型半導体装置を示す断
面図。
面図。
【図6】従来のキャリアテープを示す平面図。
1 絶縁性フィルムテープ 2
接着剤 3 フィンガーリード 4
デバイスホール 5 スプロケットホール 6
アウターリードホール 7 インナーリード部 8
Snメッキ層 9 メッキ層 10
半導体素子 11 Auバンプ 12
異方性導電膜 14 樹脂モールド 15
配線リード
接着剤 3 フィンガーリード 4
デバイスホール 5 スプロケットホール 6
アウターリードホール 7 インナーリード部 8
Snメッキ層 9 メッキ層 10
半導体素子 11 Auバンプ 12
異方性導電膜 14 樹脂モールド 15
配線リード
Claims (4)
- 【請求項1】 絶縁性フィルムテープ上に接着された銅
箔をフォトエッチングして形成された所定のパターンの
フィンガーリードと、 前記フィンガーリードの複数のインナーリード部にそれ
ぞれバンプを介して接続される半導体素子と、 前記半導体素子,及び前記フィンガーリードの一部を封
止して前記半導体素子を前記絶縁性フィルムテープに固
定する樹脂モールドを備え、 前記バンプと前記インナーリード部が異方性導電膜を介
して接続されていることを特徴とするフィルムキャリア
型半導体装置。 - 【請求項2】 前記インナーリード部は、Au,Pd,
Ag,Pd−Ni等の前記異方性導電膜との接触抵抗の
低い金属メッキが施されている請求項1のフィルムキャ
リア型半導体装置。 - 【請求項3】 絶縁性フィルムテープ上に接着された銅
箔をフォトエッチングして形成され、電子回路部品等と
接続された所定パターンの配線リードと、 前記配線リードの複数のインナーリード部にそれぞれバ
ンプを介して接続される半導体素子を備え、 前記バンプと前記インナーリード部が異方性導電膜を介
して接続されていることを特徴とするフィルムキャリア
型半導体装置。 - 【請求項4】 前記インナーリード部は、Au,Pd,
Ag,Pd−Ni等の前記異方性導電膜との接触抵抗の
低い金属メッキが施されている請求項3のフィルムキャ
リア型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5339288A JPH07161765A (ja) | 1993-12-03 | 1993-12-03 | フィルムキャリア型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5339288A JPH07161765A (ja) | 1993-12-03 | 1993-12-03 | フィルムキャリア型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07161765A true JPH07161765A (ja) | 1995-06-23 |
Family
ID=18326040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5339288A Pending JPH07161765A (ja) | 1993-12-03 | 1993-12-03 | フィルムキャリア型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07161765A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6011315A (en) * | 1996-12-13 | 2000-01-04 | Sharp Kabushiki Kaisha | Semiconductor device and film carrier tape and respective manufacturing methods thereof |
US6911729B1 (en) | 1999-05-14 | 2005-06-28 | Sharp Kabushiki Kaisha | Tape carrier semiconductor device |
US7916262B2 (en) | 2006-05-18 | 2011-03-29 | Au Optronics Corp. | Signal transmission assembly and display device applied with the same |
-
1993
- 1993-12-03 JP JP5339288A patent/JPH07161765A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6011315A (en) * | 1996-12-13 | 2000-01-04 | Sharp Kabushiki Kaisha | Semiconductor device and film carrier tape and respective manufacturing methods thereof |
US6911729B1 (en) | 1999-05-14 | 2005-06-28 | Sharp Kabushiki Kaisha | Tape carrier semiconductor device |
US7916262B2 (en) | 2006-05-18 | 2011-03-29 | Au Optronics Corp. | Signal transmission assembly and display device applied with the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100268608B1 (ko) | 반도체장치의제조방법및반도체장치 | |
JPH11340369A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2002151626A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US6617236B2 (en) | Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device | |
JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
JPH11176885A (ja) | 半導体装置及びその製造方法、フィルムキャリアテープ、回路基板並びに電子機器 | |
JPH11204560A (ja) | 半導体装置及びその製造方法 | |
JPH07161765A (ja) | フィルムキャリア型半導体装置 | |
JP2001217513A (ja) | 回路基板 | |
US6853065B2 (en) | Tab tape, method of making same and semiconductor device | |
JPH06177315A (ja) | 多層リードフレーム | |
JP2000031319A (ja) | 半導体素子搭載用基板キャリアー及びこれを用いた半 導体装置 | |
JP2004072043A (ja) | 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 | |
JP3258564B2 (ja) | 半導体装置およびその製造方法 | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JP2917932B2 (ja) | 半導体パッケージ | |
JP2005123223A (ja) | 配線板及び半導体装置、ならびに配線板の製造方法 | |
JP2555878B2 (ja) | フィルムキャリヤーテープの製造方法 | |
JPH07201912A (ja) | フィルムキャリア方式半導体装置及びフィルムキャリア | |
JPH1154553A (ja) | バンプを有する電子部品及びその実装構造 | |
JP4137295B2 (ja) | Csp用テープキャリアの製造方法 | |
JP3294721B2 (ja) | 半導体装置の製造方法及びバンプの製造方法 | |
JPH07122589A (ja) | 半導体装置及びその製造方法 | |
JPH1065048A (ja) | キャリア基板の製造方法 | |
JP2002270652A (ja) | テープキャリア及びそれを用いた半導体装置 |