JPH07160357A - 発振周波数可変なクロックジェネレータ - Google Patents
発振周波数可変なクロックジェネレータInfo
- Publication number
- JPH07160357A JPH07160357A JP5311601A JP31160193A JPH07160357A JP H07160357 A JPH07160357 A JP H07160357A JP 5311601 A JP5311601 A JP 5311601A JP 31160193 A JP31160193 A JP 31160193A JP H07160357 A JPH07160357 A JP H07160357A
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- JP
- Japan
- Prior art keywords
- clock
- clock generator
- pll
- frequency
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 コンピュータシステムの内部デバイスのモー
ド切替え時など、クロック周波数を変更する際、ハード
ウェアを変更せずに周波数変更を可能とする。 【構成】 クロックジェネレータ内のＰＬＬの定数デー
タを書込んでおき、このＦＤ５からこのデータをＦＤＤ
４が読み取る。読み取られたデータはコンピュータの内
部バス７を通してフラッシュメモリ３に書込まれる。書
込まれたデータはＰＬＬ定数設定バス１２を通してＰＬ
Ｌ２に設定される。基準クロック発振器６から基準クロ
ックがクロックジェネレータ１に入力されるとフラッシ
ュメモリ３からは、ＦＤ５から送られたＰＬＬ２発振周
波数定数がＰＬＬ２に送られる。ＰＬＬ２では、中間周
波数のクロックが生成さる。
ド切替え時など、クロック周波数を変更する際、ハード
ウェアを変更せずに周波数変更を可能とする。 【構成】 クロックジェネレータ内のＰＬＬの定数デー
タを書込んでおき、このＦＤ５からこのデータをＦＤＤ
４が読み取る。読み取られたデータはコンピュータの内
部バス７を通してフラッシュメモリ３に書込まれる。書
込まれたデータはＰＬＬ定数設定バス１２を通してＰＬ
Ｌ２に設定される。基準クロック発振器６から基準クロ
ックがクロックジェネレータ１に入力されるとフラッシ
ュメモリ３からは、ＦＤ５から送られたＰＬＬ２発振周
波数定数がＰＬＬ２に送られる。ＰＬＬ２では、中間周
波数のクロックが生成さる。
Description
【０００１】
【産業上の利用分野】本発明はクロックジェネレータに
関し、特に中央演算処理装置（ＣＰＵ）等のクロック周
波数を設定するクロックジェネレータに関する。
関し、特に中央演算処理装置（ＣＰＵ）等のクロック周
波数を設定するクロックジェネレータに関する。
【０００２】
【従来の技術】出力周波数可変なクロックジェネレータ
は、中央演算処理装置（ＣＰＵ）等のクロック制御装置
などに使われている。このクロックジェネレータは１つ
の基準クロックから何種類かのクロック周波数を出力す
ることができるため、水晶振動子、水晶発振器に替わっ
て使われ始めている。しかし、クロックジェネレータ内
部のＰＬＬ（出力周波数を決定する定数）のデータの変
更は、クロックジェネレータを実装している基板のパタ
ンを変更したり、クロックジェネレータ外部にスイッチ
を設けて行なっていた。
は、中央演算処理装置（ＣＰＵ）等のクロック制御装置
などに使われている。このクロックジェネレータは１つ
の基準クロックから何種類かのクロック周波数を出力す
ることができるため、水晶振動子、水晶発振器に替わっ
て使われ始めている。しかし、クロックジェネレータ内
部のＰＬＬ（出力周波数を決定する定数）のデータの変
更は、クロックジェネレータを実装している基板のパタ
ンを変更したり、クロックジェネレータ外部にスイッチ
を設けて行なっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のクロッ
クジェネレータは、出力周波数を変えようとした場合、
コンピュータシステムの電源を切り、コンピュータシス
テムの基板上のスイッチを変更するといった作業が必要
であった。
クジェネレータは、出力周波数を変えようとした場合、
コンピュータシステムの電源を切り、コンピュータシス
テムの基板上のスイッチを変更するといった作業が必要
であった。
【０００４】
【課題を解決するための手段】本発明の発振周波数可変
なクロックジェネレータは、クロックジェネレータ本体
とＰＬＬの定数データを書込んだＦＤ（フロッピィディ
スク）とこのデータを読込むＦＤＤ（フロッピィディス
クドライブ）、クロックジェネレータ内のＰＬＬにこの
データを送るためのフラッシュメモリから構成される。
なクロックジェネレータは、クロックジェネレータ本体
とＰＬＬの定数データを書込んだＦＤ（フロッピィディ
スク）とこのデータを読込むＦＤＤ（フロッピィディス
クドライブ）、クロックジェネレータ内のＰＬＬにこの
データを送るためのフラッシュメモリから構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の実施例１を示す図である。
まず、図１の構成を簡単に説明する。
まず、図１の構成を簡単に説明する。
【０００７】コンピュータの内部バス７にＦＤＤ（フロ
ッピィディスクドライブ）４と、フラッシュメモリ３が
接続されており、クロックジェネレータ１には、フラッ
シュメモリ３がＰＬＬ定数設定バス１２で接続されてお
り、さらに基準クロックを供給するため基準クロック発
振器６がクロックジェネレータ１に接続されている。
ッピィディスクドライブ）４と、フラッシュメモリ３が
接続されており、クロックジェネレータ１には、フラッ
シュメモリ３がＰＬＬ定数設定バス１２で接続されてお
り、さらに基準クロックを供給するため基準クロック発
振器６がクロックジェネレータ１に接続されている。
【０００８】クロックジェネレータ１内部には、基準ク
ロックをもとに内部の中間周波数を作るＰＬＬ２、さら
にその周波数を１／２、１／３にするためのデバイダ
８、デバイダ１８で構成されている。クロックジェネレ
ータ１の出力は、クロック出力９、クロック出力１０、
クロック出力１１の３本である。またＰＬＬ２の定数デ
ータを書込んでおくフロッピィディスク５で構成され
る。
ロックをもとに内部の中間周波数を作るＰＬＬ２、さら
にその周波数を１／２、１／３にするためのデバイダ
８、デバイダ１８で構成されている。クロックジェネレ
ータ１の出力は、クロック出力９、クロック出力１０、
クロック出力１１の３本である。またＰＬＬ２の定数デ
ータを書込んでおくフロッピィディスク５で構成され
る。
【０００９】次に、図１を使用して、フラッシュメモリ
３を使ってクロックジェネレータ１の出力周波数を変更
する場合の説明をする。
３を使ってクロックジェネレータ１の出力周波数を変更
する場合の説明をする。
【００１０】まず、フロッピィディスク５に書込む定数
について説明する。
について説明する。
【００１１】この定数は中間周波数（ＰＬＬ２作りたい
周波数：本発明の場合この中間周波数をダイレクトに出
力するためクロック出力９と同じ周波数）と、基準クロ
ック発振器６からクロックジェネレータ１に入力する基
準クロックによって決定される定数である。
周波数：本発明の場合この中間周波数をダイレクトに出
力するためクロック出力９と同じ周波数）と、基準クロ
ック発振器６からクロックジェネレータ１に入力する基
準クロックによって決定される定数である。
【００１２】この定数をＰ、Ｑ（Ｐ、Ｑは整数）とする
と ｆ＝ｆｒ・（Ｑ／Ｐ） ｆ ：中間周波数 ｆｒ：基準クロック周波数 を満たすＱ／Ｐのうち、必要な中間周波数に最も近くな
るＰ、Ｑの組み合わせで決定する。
と ｆ＝ｆｒ・（Ｑ／Ｐ） ｆ ：中間周波数 ｆｒ：基準クロック周波数 を満たすＱ／Ｐのうち、必要な中間周波数に最も近くな
るＰ、Ｑの組み合わせで決定する。
【００１３】このようにしてＰ、Ｑが決定し、ＰＬＬ２
の定数データとなる。なおＰＬＬ２の構成については後
述する。
の定数データとなる。なおＰＬＬ２の構成については後
述する。
【００１４】これらクロックジェネレータ１の出力周波
数（クロック出力９、クロック出力１０、クロック出力
１１）を決定するＰＬＬ２の定数をフロッピィディスク
５に書込んでおく。
数（クロック出力９、クロック出力１０、クロック出力
１１）を決定するＰＬＬ２の定数をフロッピィディスク
５に書込んでおく。
【００１５】次に、クロックジェネレータ１が出力して
いるクロック出力９、クロック出力１０、クロック出力
１１を変更する方法について説明する。
いるクロック出力９、クロック出力１０、クロック出力
１１を変更する方法について説明する。
【００１６】ＰＬＬ２の定数のデータの書込まれたフロ
ッピィディスク５から、このデータをフロッピィディス
クドライブ４が読み取る。
ッピィディスク５から、このデータをフロッピィディス
クドライブ４が読み取る。
【００１７】フラッシュメモリ３はプログラミングモー
ドになっておりコンピュータの内部バス７からのデータ
をフラッシュメモリ３にプログラミングされるようにな
っているためフロッピィディスクドライブ４によって読
み取られたデータはコンピュータの内部バス７を通して
フラッシュメモリ３に書き込まれる。
ドになっておりコンピュータの内部バス７からのデータ
をフラッシュメモリ３にプログラミングされるようにな
っているためフロッピィディスクドライブ４によって読
み取られたデータはコンピュータの内部バス７を通して
フラッシュメモリ３に書き込まれる。
【００１８】フラッシュメモリ３をデータ出力モードに
切替え、フラッシュメモリ３に書込まれたデータはＰＬ
Ｌ定数設定バス１２を通してＰＬＬ２に設定される。
切替え、フラッシュメモリ３に書込まれたデータはＰＬ
Ｌ定数設定バス１２を通してＰＬＬ２に設定される。
【００１９】次に実際に希望出力クロック発振させる方
法について説明する。
法について説明する。
【００２０】基準クロック発振器６から基準クロックが
クロックジェネレータ１（ＰＬＬ２）に入力される。フ
ラッシュメモリ３はデータ出力モードになっておりクロ
ックジェネレータ１（ＰＬＬ２）に対して出力されるよ
うになっているため、フラッシュメモリ３からは、フロ
ッピィディスク５から送られたＰＬＬ２発振周波数定数
がＰＬＬ２に送られる。
クロックジェネレータ１（ＰＬＬ２）に入力される。フ
ラッシュメモリ３はデータ出力モードになっておりクロ
ックジェネレータ１（ＰＬＬ２）に対して出力されるよ
うになっているため、フラッシュメモリ３からは、フロ
ッピィディスク５から送られたＰＬＬ２発振周波数定数
がＰＬＬ２に送られる。
【００２１】ＰＬＬ２では、前式ｆ＝ｆｒ・（Ｑ／Ｐ）
に基づいて中間周波数のクロックが生成される。クロッ
クジェネレータ１ではその中間周波数そのものがクロッ
ク出力９として出力される。さらにデバイダ８により中
間周波数の１／２のクロック出力１０とデバイダ１８に
より中間周波数の１／３のクロック出力１１が出力さ
れ、出力周波数が計３種類出力される。
に基づいて中間周波数のクロックが生成される。クロッ
クジェネレータ１ではその中間周波数そのものがクロッ
ク出力９として出力される。さらにデバイダ８により中
間周波数の１／２のクロック出力１０とデバイダ１８に
より中間周波数の１／３のクロック出力１１が出力さ
れ、出力周波数が計３種類出力される。
【００２２】フラッシュメモリ３は不揮発性媒体のた
め、その内部に書かれたＰＬＬ定数データはコンピュー
タシステムの電源が切れても保持されており、出力周波
数の切替えが必要な時にのみ前記したようなフロッピィ
ディスク５からの新ＰＬＬ定数データを読込む必要があ
る。
め、その内部に書かれたＰＬＬ定数データはコンピュー
タシステムの電源が切れても保持されており、出力周波
数の切替えが必要な時にのみ前記したようなフロッピィ
ディスク５からの新ＰＬＬ定数データを読込む必要があ
る。
【００２３】次に図２は実施例２を示し、実施例１で説
明したフラッシュメモリ３をクロックジェネレータ１に
内蔵している。
明したフラッシュメモリ３をクロックジェネレータ１に
内蔵している。
【００２４】この実施例２では、フラッシュメモリをク
ロックジェネレータに内蔵することにより、実施例１と
同様な方法で複数のクロック出力が得られる。更に、ク
ロックジェネレータ１の中間周波数を作る為の定数デー
タをクロックジェネレータ製造時から設定しておくこと
によってそのクロックジェネレータ１の製造時の規定値
をセットすることができ、クロックジェネレータ１を使
用する場合、その規定値のクロック出力で変更がいらな
い場合はクロックジェネレータ１の出力周波数を変更す
るときに必要な手順と機構は必要なくクロックジェネレ
ータを使用できるという利点もある。
ロックジェネレータに内蔵することにより、実施例１と
同様な方法で複数のクロック出力が得られる。更に、ク
ロックジェネレータ１の中間周波数を作る為の定数デー
タをクロックジェネレータ製造時から設定しておくこと
によってそのクロックジェネレータ１の製造時の規定値
をセットすることができ、クロックジェネレータ１を使
用する場合、その規定値のクロック出力で変更がいらな
い場合はクロックジェネレータ１の出力周波数を変更す
るときに必要な手順と機構は必要なくクロックジェネレ
ータを使用できるという利点もある。
【００２５】次に図３を参照しＰＬＬ２の構成及び動作
につき説明する。
につき説明する。
【００２６】ＰＬＬ２は、基準クロック（ｆｒ）をＰ分
周するデバイダ２１と、中間周波数のクロックを生成す
る電圧制御発振器（ＶＣＯ）２４と、中間周波数クロッ
クをＱ分周するデバイダ２５と、デバイダ２１，２５の
出力を位相比較し位相誤差信号を出力する位相比較器２
２と、位相誤差信号を平滑化しＶＣＯ発振周波数制御電
圧を出力する低域通過炉波器２３とからなる。また、Ｐ
ＬＬ２は、ＰＬＬ定数設定バスから供給される値Ｐ，Ｑ
を変換して置換し、デバイダ２１，２５に各々供給する
レジスタ付変換器２６，２７を備える。
周するデバイダ２１と、中間周波数のクロックを生成す
る電圧制御発振器（ＶＣＯ）２４と、中間周波数クロッ
クをＱ分周するデバイダ２５と、デバイダ２１，２５の
出力を位相比較し位相誤差信号を出力する位相比較器２
２と、位相誤差信号を平滑化しＶＣＯ発振周波数制御電
圧を出力する低域通過炉波器２３とからなる。また、Ｐ
ＬＬ２は、ＰＬＬ定数設定バスから供給される値Ｐ，Ｑ
を変換して置換し、デバイダ２１，２５に各々供給する
レジスタ付変換器２６，２７を備える。
【００２７】ここでデバイダ２１からは、周波数（ｆｒ
／Ｐ）の矩形波が、デバイダ２５から周波数（ｆ／Ｑ）
の矩形波が位相比較される。位相比較器２２，低域炉波
器２３，ＶＣＯ２４，デバイダ２５からなる閉ループ
は、周波数（ｆｒ／Ｐ）の矩形波と周波数（ｆ／Ｑ）の
矩形波とを位相周期させるべくＶＣＯ２４の発振周波数
を制御するので、ＶＣＯ２４は、定常時にはｆ＝ｆｒ・
（Ｑ／Ｐ）の周波数で発振する。
／Ｐ）の矩形波が、デバイダ２５から周波数（ｆ／Ｑ）
の矩形波が位相比較される。位相比較器２２，低域炉波
器２３，ＶＣＯ２４，デバイダ２５からなる閉ループ
は、周波数（ｆｒ／Ｐ）の矩形波と周波数（ｆ／Ｑ）の
矩形波とを位相周期させるべくＶＣＯ２４の発振周波数
を制御するので、ＶＣＯ２４は、定常時にはｆ＝ｆｒ・
（Ｑ／Ｐ）の周波数で発振する。
【００２８】このデバイダ２１，２５はプログラマブル
カウンタで構成することができる。たとえば１６進プロ
グラマブルカウンタを用いる場合には、Ｐ＝２とする場
合にはレジスタ変換器２６はこの値と各々１，３に変換
して内蔵するレジスタを介してデバイダに供給すればよ
い。変換器２７，デバイダ２５についても同様である。
カウンタで構成することができる。たとえば１６進プロ
グラマブルカウンタを用いる場合には、Ｐ＝２とする場
合にはレジスタ変換器２６はこの値と各々１，３に変換
して内蔵するレジスタを介してデバイダに供給すればよ
い。変換器２７，デバイダ２５についても同様である。
【００２９】
【発明の効果】以上説明したように本発明はクロックジ
ェネレータとフラッシュメモリと出力周波数を決定する
データを書込んだ媒体で構成し、そのデータをフラッシ
ュメモリに送り、フラッシュメモリからクロックジェネ
レータ内部のＰＬＬにデータを送ることで、コンピュー
タシステムのきょう体をあけてスイッチの変更をするこ
となく、周波数定数の入ったファイル媒体から目的の定
数データをロードするだけで、クロックジェネレータの
出力周波数を変更できる効果がある。
ェネレータとフラッシュメモリと出力周波数を決定する
データを書込んだ媒体で構成し、そのデータをフラッシ
ュメモリに送り、フラッシュメモリからクロックジェネ
レータ内部のＰＬＬにデータを送ることで、コンピュー
タシステムのきょう体をあけてスイッチの変更をするこ
となく、周波数定数の入ったファイル媒体から目的の定
数データをロードするだけで、クロックジェネレータの
出力周波数を変更できる効果がある。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】ＰＬＬの回路例を示す図である。
１ クロックジェネレータ ２ ＰＬＬ ３ フラッシュメモリ ４ ＦＤＤ（フロッピィディスクドライブ） ５ ＦＤ（フロッピィディスク） ６ 基準クロック発振器 ７ コンピュータの内部バス ８，１８，２１，２５ デバイダ １２ ＰＬＬ定数設定バス ２５，２６ 変換器
Claims (2)
- 【請求項１】 コンピュータシステムの中で、単一のク
ロックを入力し、複数の周波数のクロックを発振し出力
するクロックジェネレータにおいて、クロックジェネレ
ータ内部で使用する中間クロックの周波数を決定する定
数データを書込んだファイル媒体と、前記ファイル媒体
中の定数データを読込みコンピュータ内部バスに転送す
るファイル装置と、前記定数データをコンピュータ内部
バスから読み取り保持する不揮発性媒体を有する発振周
波数可変なクロックジェネレータ。 - 【請求項２】 前記不揮発性媒体としてフラッシュメモ
リを使用することを特徴とする請求項１記載の発振周波
数可変なクロックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311601A JPH07160357A (ja) | 1993-12-13 | 1993-12-13 | 発振周波数可変なクロックジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311601A JPH07160357A (ja) | 1993-12-13 | 1993-12-13 | 発振周波数可変なクロックジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160357A true JPH07160357A (ja) | 1995-06-23 |
Family
ID=18019217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311601A Pending JPH07160357A (ja) | 1993-12-13 | 1993-12-13 | 発振周波数可変なクロックジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160357A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140403A (en) * | 1980-04-03 | 1981-11-02 | Fuji Electric Co Ltd | Control method for operation of plant |
-
1993
- 1993-12-13 JP JP5311601A patent/JPH07160357A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140403A (en) * | 1980-04-03 | 1981-11-02 | Fuji Electric Co Ltd | Control method for operation of plant |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961112 |