JPH02307112A - クロツク信号生成器 - Google Patents

クロツク信号生成器

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JPH02307112A
JPH02307112A JP2044661A JP4466190A JPH02307112A JP H02307112 A JPH02307112 A JP H02307112A JP 2044661 A JP2044661 A JP 2044661A JP 4466190 A JP4466190 A JP 4466190A JP H02307112 A JPH02307112 A JP H02307112A
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JP
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frequency
clock signal
processor
programmable
generator
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JP2044661A
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Brian C Homewood
ブライアン・クライブ・ホームウツド
Douglas Batimer Malcolm
マルコム・ダグラス・バテイマー
Michel West Roderick
ロダーリツク・マイケル・ウエスト
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International Business Machines Corp
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、データ処理システムのプロセッサ用のシステ
ム・クロック信号を生成するためのクロック信号生成器
、及びこのようなりロック信号生成器を組み込んだデー
タ処理システムに関する。
Ｂ、従来の技術 システム刻時用に所定の周波数を使用するのはデータ処
理技術では通常のことである。この所定の周ｌ数は、シ
ステムのハード・ウェア及び動作上の制約に応じて、信
頼できるサービスを行なえるよう決定される。様々な動
作モードでプロセッサを制御するために、多数の異なる
システム・クロック信号を生成するのが望ましいことが
ある。
パーソナル・コンピュータなどのワークステーションに
おける伏況を考えると、具体的には、パーソナル・コン
ピュータの表示アダプタが、異なる解像度をもついくつ
かの異なるモニタを支援するよう意図されている場合、
異なるモニタの走査速度及びビデオ速度に合った異なる
周波数が必要である。ＩＢＭ　　ＰＳ／２パーソナル・
コンピュータなどの既存のパーソナル・コンピュータで
は、支援される各モニタごとに別々の水晶発振器が設け
られ、かつシステム・クロック信号用に別の発振器が設
けられている。水晶発振器は高価で、大きなプリント回
路基板スペースを占める。
Ｃ０発明が解決しようとする課題 従来のクロック信号生成器は、その適用に比較的柔軟性
がない。たとえば、データ処理システムの耐用年数が尽
きないうちに新しいより高速のメモリが利用可能になっ
た場合、新しいメモリを最高の効率で使用できるように
するには、通常はクロック信号生成器を設計し直すこと
が必要となる。
００課題を解決するための手段 したがって、本発明の主目的は、柔軟性のあるクロック
信号生成器を提供することである。
本発明の第１の態様によれば、データ処理システムのプ
ロセッサ用のシステム−クロック信号を生成するクロッ
ク信号生成器が提供される。このクロック信号生成器は
、システム・クロック信号を生成するための基本周波数
の発生源に接続可能な周波数生成器を含み、周波数生成
器がプロゲラ、マブルで、プログラム制御下で前記プロ
セッサからの制御データを受け取るように接続可能であ
り、前記プロセッサ用のシステム・クロック信号の周波
数が、プログラム制御下でプロセッサから供給されるデ
ータに応答して選択可能である。
プログラマブル周波数生成器はそれ自体周知である。た
とえば、欧州特許出願第６７２８３号は、データ伝送を
制御するためのプログラマブル・データ・クロック信号
が基準クロックから生成されるというプログラマブル周
辺インタフェースを記載している。しかし、プロセッサ
がそれ自体の周波数生成器をプログラミングするという
プログラマブル周波数生成器を使って、データ処理シス
テムのプロセッサ用のシステム・クロックを生成するこ
とは、これまで提案されていなかった。
本発明によるクロック信号生成器を用いると、プロセッ
サはそれ自体の周波数を動的に制御することができる。
この生成器を用いると、プロセッサ・クロック信号がデ
ータ処理システムの構成またはプロセッサが動作する動
作条件あるいはその両方に合わせて調整できる。すなわ
ち、そうすると、必要な異なる周波数が単一のプログラ
マブル周波数生成器から生成できるので、使用中に発生
する異なるシステム構成用に複数のシステム発振器を設
ける必要がなくなる。そのため、余分な発振器のコスト
とその占めるスペースが節約できる。
また、設計段階でまたはシステムの耐用期間中に、新し
いより高速のメモリが利用可能になり、その新しいメモ
リを活用するのが望ましい場合に、データ処理システム
用のクロック信号生成器を設計し直す必要もなくなる。
クロック信号生成器が、１つまたは複数の追加のプログ
ラマブル周波数生成器をも含み、追加の各プログラマブ
ル周波数生成器が基本周波数の発生源に接続可能であり
、かつプログラム制御下で前記プロセッサからの制御デ
ータを受け取るように接続可能であることが望ましい。
このようにすると、それぞれの周波数が、プログラム制
御下で前記プロセッサから供給されるデータに応答して
選択可能な、複数の独立したクロック信号が生成できる
。データ処理システムが表示装置を含む場合、そのよう
に生成された追加の独立なりロック信号が、たとえば、
表示装置を制御するためのまたは表示装置への表示デー
タを走査するための、プログラマブル画素クロック信号
またはプログラマブル・クロック信号として使用できる
。
各プログラマブル周波数生成器は、基本周波数を生成す
るためのプログラマブル・フェーズ・ロック・ループを
含むことが好ましい。本発明の好ましい例では、プログ
ラマブル・フェーズ・ロック・ループは、基本周波数を
生成するための電圧制御発振器、前記基本周波数のサイ
クル数（その数は制御データによって決まる）をカウン
トし、前記サイクル数のカウントに基づいて制御パルス
を生成するためのカウンタ、及び前記制御パルスの位相
と前記基本周波数から誘導された基準周波数の位相を比
較するための位相比較器を含み、前記位相比較器は、電
圧制御発振器の発信周波数を制御する。
基本周波数は、クロック信号として直接使用することも
できる。しかし、不安定な状態を回避するため、プログ
ラマブル・フェーズ・ロック・ループは、１つの調波範
囲内の周波数を生成することに制限されている。基本周
波数の約数（たとえば、低調波）を生成するためには、
各プログラマブル周波数生成器が、プログラム制御下で
基本周波数の約数を選択するための１つまたは複数のプ
ログラマブル周波数分割器を含むことが好ましい。各プ
ログラマブル周波数生成器は、プログラマブル周波数生
成器の基本周波数を受け取ってプログラマブル周波数分
割器用の個別のクロック信号出力を生成するように接続
される。
プログラマブル周波数分割器は、プログラム制御下で基
本周波数の低調波の１つを選択するため゛　　の制御デ
ータに応答して、プログラマブル周波数生成器のクロッ
ク信号出力として基本周波数を受け取って、基本周波数
の低調波を生成するように接続されている、周波数分割
器チェーンとマルチプレクサを含むことが好ましい。可
能なりロック・エラーを回避するために、最低の約数入
力と同期して、マルチプレクサにより基本周波数の約数
の選択を更新する手段を設けることが好ましい。
各プログラマブル周波数生成器は、各プログラマブル周
波数に制御データを記憶するための、レジスタ手段を含
むことが好ましい。
上記に定義されたクロック信号生成器のプログラマブル
周波数生成器は、単一の集積回路に組み込むことが好ま
しい。
本発明の第２の態様では、システム・プロセッサ及び上
記に定義されたクロック信号生成器を含む、データ処理
システムが提供される。データ処理システムは、システ
ム初期設定時に、前記システム・クロック信号を生成す
るためのプログラマブル周波数生成器を、所定の初期周
波数に設定する制御手段、及びプロセッサの制御下で前
記初期周波数を動作周波数に変更するための記憶された
システム起動コードを含むことが好ましい。
ある例では、データ処理システムは、表示装置をワーク
ステージジンの主システム・バスに接続するための表示
アダプタである。この例では、プロセッサは表示プロセ
ッサであり、システム・クロック信号は、表示プロセッ
サ用のシステム・クロック信号である。この例では、ク
ロック信号生成器はさらに、表示装置を制御するための
、または表示装置への表示データを走査するための、プ
ログラマブル画素クロック信号またはプログラマブル・
クロック信号あるいはその両方を生成する。
Ｅ、実施例 第１図は、クロック信号生成器１０、プロセッサ１２と
読取り専用記憶装置（ＲＯ８）１４を含むデータ・プロ
セッサの一部の概略構成図である。
クロック信号生成器１０、プロセッサ１２及びＲ０８１
４は、バス１６に接続されている。また、ランダム・ア
クセス・メモリ（ＲＡＭ）　、入出力装置を接続するた
めのアダプタなどもバス１６に接続されるが、図示され
ていない。
クロック信号生成器１０は、発振器１８（たとえば、単
なる水晶）に接続されている。発振器は、そこからデー
タ処理システムが必要とするすべてのクロック信号を生
成するための基本周波数の発生源となる。発振器１８か
らの信号は、周波数分割器ＦＤによって基準周波数″Ｆ
″に分割され、それが複数のプログラマブル周波数生成
器１９．２１．２３などのそれぞれに供給される。この
例の各周波数生成器は、プロセッサ１２のプログラム制
御下で選択可能な周波数で基本周波数を生成する、フェ
ーズ・ロック・ループ（ＰＰＬＬ）を含む。各基本周波
数は、他のＰＰＬＬの基本周波数とは独立に生成される
。ＰＰＬＬから出力された基本周波数は、対応するプロ
グラマブル周波数分割器（ＰＦＤ）段に供給される。こ
の例では、対応する基本周波数が、次のクロック信号を
生成するプログラマブル周波数生成器１９．２１．２３
のＰＦＤによって２という選択可能倍数で分割されて、
それぞれその回路の外部にある装置を制御するクロック
信号２０、クロック信号生成回路１０内の動作を制御す
るクロック信号２２、及びプロセッサ２２用のシステム
・クロック信号２４が生成される。ＰＰＬＬ及びＰＦＤ
段は、システム・バス１６を介してプロセッサ１２によ
り対応するレジスタ（ＲＥＧ）段に記憶された制御デー
タによってプログラミングされる。
第２図は、レジスタ（ＲＥＧ）段３０１プログラマブル
・フェーズ・ロック・ループ（ＰＰＬＬ）周波数生成器
段３２、及びプログラマブル周波数生成器２３のプログ
ラマブル周波数分割器（ＰＦＤ）段３４の例を詳細に示
す。
この例のレジスタ（ＲＥＧ）段は、８ビツト・レジスタ
３６を含む。プロセッサからバス１６を介して送られた
ロード信号りに応答して、８ビツトのデータがバス１６
からのデータ線を介して読み取られる。データの供給源
（プロセッサ１０のＲＯ８Ｌ４、ＲＡＭ　（図示せず）
またはレジスタである）がプロセッサによりプログラム
制御下で決定される。マルチプレクサ４３がデータ線３
８とバス１６の間に挿入されていて、プログラマブル周
波数生成器を初期クロック周波数に設定するパワー・オ
ン・リセット信号４１に応答して、システム初期設定時
にハードワイヤ接続された初期値３９をレジスタ３６に
挿入することができる。
８ビツト・データのビット０−５は、ＰＰＬＬ段によっ
て生成された基本周波数を制御するのに使用される。ビ
ット６と７は、ＰＦＤ段３４の動作を制御するのに使用
される。
ＰＰＬＬ段は以下のように動作する。再ロード信号Ｒが
７ビツトのダウン・カウンタ４２に供給されるとき、レ
ジスタ３６のビット０−５の内容がダウン・カウンタ４
２のビットＯ−５にロードされる。ダウン・カウンタ４
２のビット６へのデータ入力は、再ロード信号Ｒがダウ
ン・カウンタに印加されたとき、ビット６が論理１に設
定されるように、論理１にハードワイヤ接続されている
。
基本周波数″Ｐ″（電圧制御発振器（ＶＣＯ）４５から
の出力）の各パルスごとに、ダウン・カウンタ４２がそ
のカウントを増分する。電圧制御発振器４６から出力さ
れた周波数は、位相比較器（ＰＣ）４４によって制御さ
れる。ダウン・カウンタ４２は、基本周波数の各パルス
のそのクロック入力ＣＫを受け取ると、そのカウントを
Ｏに達するまで減分し続ける。０に達すると、ダウン・
カウントを再ロードするための再ロード信号″Ｒ″を形
成する制御パルスが、ダウン・カウンタ４２の制御出力
４８から出力される。出力４８からの制御パルスは、位
相比較器４４の第１入力端にも供給される。位相比較器
４４の第２入力端は、線５０を介して基準周波数”Ｆ″
を受け取るように接続されている。
ダウン・カウンタ４２から出力された制御パルスが、基
準周波数″Ｆ″と同位相でない場合は、ダウン・カウン
タが次に０に達したときに、制御パルスと基準周波数が
互いに同位相になりまたは近い位相になるように、位相
比較器はＶＣＯ４６にはその周波数を調整させる。位相
比較器４４とＶＣ０４Ｂは、ＶＣＯから出力される基本
周波数″Ｐ″が突然変化しないように動作するよう調製
することが好ましい。そうすると、大きな位相差が検出
された場合、周波数″Ｐ″を訂正するのにダウン・カウ
ンタ４２の数サイクルが必要となるが、ＰＰＬＬ段がそ
の結果より安定になるという利点がある。また　ｖｖｐ
″の２つの周波数の間の移行が滑らかになり、クロック
信号に散発的なりロック・パルス（「グリッチ」）が導
入されない。
レジスタ４２、位相比較器４４及び電圧制御発振器４６
は、当業者には周知の構成要素なので、詳しく説明する
必要はない。
本発明の１つの例では、線５０上の基準周波数″Ｆ″は
、周波数分割器ＦＤで４ＭＨｚの基本周波数を４で分割
することによって、安価な４ＭＨ２水晶発振器から生成
されるＩＭＨｚである。ＶＣ０４６、ダウン・カウンタ
１２及び位相比較器４４から形成されるプログラマブル
・フェーズ・ロック・ループ中の電圧制御発振器４６は
、レジスタ３６の内容によって決定される８５ＭＨｚと
１２８ＭＨｚの間の周波数で走行するように調製されて
いる。レジスタ３２のビットＯ−５゛がすべて０の場合
、各再ロード信号のダウン・カウンタの内容は２進値″
１００００００”に設定され（ビット６は論理工にハー
ドワイヤ接続される）、フェーズ・ロック・ループが６
５ＭＨｚで走行する。
フェーズ・ロック・ループ周波数生成器の出力周波数は
、１調波内（すなわち、６５ＭＨｚと１２８ＭＨｚの間
）の周波数″Ｐ”でプログラマブルに設定できる。この
出力周波数の低調波を生成できるようにするため、プロ
グラマブル周波数分割器（ＰＦＤ）段３４が設けられて
いる。
図示のように、プログラマブル周波数分割器段３４は、
それぞれ信号Ｐ／２、Ｐ／４及びＰ／８を生成するため
の３つの周波数分割器５２．５４．５６を含むが、必要
に応じてより多くの段を設けることもできる。周波数Ｐ
、Ｐ／２、Ｐ／４及びＰ／８はそれぞれ、４：１マルチ
プレクサ５８に供給される。システム・クロック信号２
４を形成するためにＰＦＤ段からの出力クロック信号″
Ｃ″として周波数Ｐ１Ｐ／２、Ｐ４、Ｐ／８の１つを選
択するため、２つのビットがマルチプレクサ５８の選択
ポート５に供給される。
選択ビットは、レジスタ３８中の制御データのビット６
と７から形成される。これらの制御ビットは、レジスタ
３６から直接供給されず、代わりに、２ビツトのエツジ
・トリガ式ラッチ６０にラッチされる。ラッチ回路６０
のクロック入力（ＣＫ）は、周波数Ｐ／８を受け取るよ
うに接続され、パルス列Ｐ／８の各立上りでレジスタ３
６からの選択ビット線６２上のデータをラッチするよう
に動作する。これらの選択ビットは、周波数の任意の変
更がクロック信号周波数Ｐ１Ｐ／２、Ｐ／４及びＰ／８
のすべてと同期されて、他の時点で変更が許される場合
に発生するグリッチを回避するようにラッチされる。第
３図は、周波数が変化するときにラッチ８０に生じる相
違を示す。最初の４つのパルス列は、Ｐ／８、Ｐ／４、
Ｐ／２及びＰである。第５のパルス列Ｃ１は、線８２上
の選択ビットがマルチプレクサ５８のＳポートに直接印
加された場合に生成されるＣパルス列を表す。レジスタ
３６のビット７と６の内容はそれぞれＯと１であり、し
たがってＰ／４パルス列がマルチプレクサ５８によって
選択されるものと仮定される。
しかし、時点ｔ０では、レジスタ３６のビット７と６の
出力はそれぞれ１とＯに変化し、したがってＰ／２が選
択される。余分な不規則パルスがパルス列Ｃ１で時点ｔ
０と１＋の間に生成されることがわかる。
パルス列Ｃ２は、ラッチ６０がこの問題をどのように回
避するかを示す。レジスタ３６の新しいデータは、ｔｏ
で利用できるが、Ｅ２で始めてレジスタ６０にラッチさ
れる。ｔ２で、パルス列のすべてが立上り、したがって
、この時周波数分割器を使ってグリッチのない周波数変
更が行なえる。
表１に示した周波数は、レジスタ３６のビット５−０の
値に応じて、レジスタ３６のビット７−６の以下の値に
対するＰＰＬＬ３２とＰＦＤ３４の組合せによって生成
できる。
表１ ビット７−６　　　　　０　　　　　　　　　　　　　
　　　　周波数００　　　Ｐ／８　８．１２５−１６．
００　ＭＨｚ、　０．１２５朋２刻み０１　　　Ｐ／４
　１６．２５−３２．００曲ｚ、　０．２５　Ｍｌｌｚ
刻み１０　　　Ｐ／２　、３２．５０−６４．００　Ｍ
ｌｌｚ、　０．５　Ｍｌｌｚ刻み１１　　　Ｐ　　　６
５．００−１２８．００　ＭＨｚ、　Ｉ　Ｍｌｌｚ刻み
上記のクロック信号生成器は一般用のものであり、デー
タ処理システムですべてのクロック信号をプログラマブ
ルに生成するために使用できる。
パワーアップ時に、パワーアップ・リセット信号４１が
マルチプレクサ４３に供給されて、（バス１６からの値
ではなく）ハードワイヤ接続された初期値３９を、デー
タ線３８を介してレジスタ３８にゲートさせる。この値
を使ってフェーズ・ロック・ループ周波数発生器段を初
期周波数に設定する。プロセッサ・クロック信号２４の
周波数を制御するため、値ｏｔｏｏｏｏｏｏがレジスタ
３６にロードされ、したがってプロセッサが１６゜２５
　Ｍ　Ｈｚの比較的低い初期周波数で動作するようにな
ることが好ましい。これによって、不安定な状態が回避
される。次いでプロセッサは、システム起動コードの制
御下でそのクロック信号を望ましい初期動作クロック信
号周波数に増加させることができる。初期動作周波数は
、データ処理システムのハードウェア構成、動作条件な
ど多くの設計要素に依存する。プログラム制御下でクロ
ック信号生成器を設けると、動作周波数の選択の自由度
が大きくなる。
システム・クロック信号周波数は、プログラマブル・フ
ェーズ・ロック・ループ段３２及びプログラム周波数分
割器段３４から形成されたプログラマブル・システム・
クロック信号生成器用の新しい制御データを、プログラ
ム制御下でレジスタ３０にローｒすることにより、動作
中に変更することができる。
（ＲＥＧｌＰＰＬＬ及びＰＦＤ段の他のグループから形
成される）クロック信号生成器１０中の対応するプログ
ラマブル・クロック信号生成器１９．２１は、同じよう
にプログラム制御下で追加のクロック信号を生成するこ
とができる。
本発明は、データ処理一般に適用できる。本発明は、第
４図に概略的に示したパーソナル・コンピュータなどの
データ処理システム用の主システム・クロック信号を生
成するために使用できる。
第４図は、従来のマルチタスキング・プロセッサの形の
中央演算処理装置８０（第１図のプロセッサ１２）、及
び主システム・バス８０を介してそれに接続された他の
いくつかの装置を含む、ワークスチーシーンを示す。シ
ステム・バスには、ランダム・アクセス・メモリＲＡＭ
８２及び読取り専用記憶装置８１（第１図のＲＯ８１４
でよい）が接続されている。システム・バスをディスク
・ユニットなどの周辺装置８４に接続する入出力アダプ
タ８３が設けられている。同様に、ワークステージピン
を外部プロセッサ（たとえば、外部コンピュータ）に接
続する通信アダプタ８５が設けられている。キーボード
８７が、キーボード・アダプタ８６を介してシステム・
バスに接続されている。表示アダプタ８２は、表示装置
９３上でのデータの表示を制御するのに使用される。ク
ロック信号生成器１０は、バス９０にも接続され、プロ
セッサ・クロック信号２４及びシステム内の他のクロッ
ク信号を生成するように構成されている。
表示アダプタ９２はまた、表示アダプタ内部でクロック
信号を生成するためのクロック信号生成器１０などのク
ロック信号生成器も含むことができる。この場合、第１
図に示したデータ処理システム２６は、表示アダプタの
一部でよく、バス１６は内部表示アダプタ・バスである
。第１図のプロセッサ１２は、この場合は表示アダプタ
・プロセッサ（さらに主システム・バス９０に接続され
る）であり、システム・クロック信号は、表示プロセッ
サ用のシステム・クロック信号である。この例では、追
加のプログラマブル周波数生成器を使って、表示装置を
制御するためのまたは表示データを表示装置に走査する
ための、プログラマブル画素クロック信号またはプログ
ラマブル・クロック信号あるいはその両方を生成するこ
七ができる。
すなわち、システムは、プログラム制御下で表示アダプ
タに接続することが望ましい様々な表示アダプタに必要
なすべてのクロック信号周波数を単一の安価な水晶発振
器で生成するように構成できる。これによって、それら
の表示アダプタで、これまで得られなかった柔軟性が得
られる。
クロック信号生成器１０は、専用集積回路で実施するこ
とができ、他の機能を実行する回路の一部として形成す
ることもできる。たとえば、クロック信号生成器を使っ
て、表示アダプタ用のクロック信号を生成する場合、高
周波数画素クロック信号をチップ内部で生成し保持でき
るように、ビデオ・インターフェース・チップにクロッ
ク信号生成器を組み込むのが育利である。
以上、本発明の一例を示したが、本発明の範囲内で多く
の修正及び追加が可能なことを理解されたい。
たとえば、第１図及び第２図は、ＰＰＬＬ段に関連する
単一のプログラマブル周波数分割器（ＰＦＤ）段だけを
示すが、各ＰＰＬＬ段に、ＰＰＬＬ段から出力された基
本周波数″Ｐ″を受け取る複数のＰＦＤ段を関連させる
ことができる。レジスタ３６を拡張し、または第２のレ
ジスタを設けることもできる。そうすると、複数のＰＦ
Ｄ段がそれぞれプログラム制御下で周波数″Ｐ”の異な
る低調波を生成するように制御することができる。
レジスタ３６中により多くの制御ビットがあるとして、
必要に応じて周波数″Ｐ″をＰ／８よりもさらに分割し
て、Ｐ／１Ｂ、Ｐ／３２などを生成するように、ＰＦＤ
段を構成することもできる。
適切な回路を追加した場合、異なるマーク空間率（また
はデユーティ・サイクル）をもつクロック信号列、すな
わち周波数″Ｐ″の非２進約数及び異なる位相関係をも
つ周波数″Ｐ″の約数を生成するように、ＰＦＤ段を調
整することもできる。
上記の特定の例では、基準周波数は４ＭＨｚの発生源か
ら生成されたＩＭＨｚであった。しかし、異なる周波数
の発生源を使って、または分割器ＦＤで異なる周波数分
割比を使って、異なるクロック信号周波数を生成するこ
ともできることを理解されたい。
Ｆ０発明の効果 本発明により、柔軟性のあるクロック信号生成器が提供
できるようになった。
【図面の簡単な説明】
第１図は、本発明によるクロック信号生成器を含むデー
タ処理システムの一部分の構成図である。 第２図は、第１図のクロック信号生成器の詳細な構成図
である。 第３図は、タイミング図である。 第４図は、本発明を含むワークステージ仔ンを示す説明
図である。 １０・・・・クロック信号生成器、１２・・・・プロセ
ッサ、１４・・・・読取り専用記憶装置（ＲＯ８）、１
８・・・・発振器、１８．２１．２３・・・・プログラ
マブル周波数生成器、３０・・・・レジスタ（ＲＥＧ）
段、３２・・・・プログラマブル・フェーズ・ロック・
ループ（ＰＰＬＬ）周波数生成器段、３４・・・・プロ
グラマブル周波数分割器（ＰＦＤ）段、３６・・・・レ
ジスタ、４２・・・・ダウン・カウンタ、４３・・・・
マルチプレクサ、４４・・・・位相比較器（ＰＣ）、４
５・・・・電圧制御発振器（ＶＣＯ）。 出願人　　インターナシぎナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

    【特許請求の範囲】
  1. 　システム・クロック信号を生成するための基本周波数
    の発生源に接続可能な周波数生成器を含む、データ処理
    システムのプロセッサ用のシステム・クロック信号を生
    成するためのクロック信号生成器において、前記周波数
    生成器が、プログラマブルで、プログラム制御下でプロ
    セッサから制御データを受け取るように接続可能であり
    、前記プロセッサ用の前記システム・クロック信号の周
    波数が、プログラム制御下でプロセッサから供給される
    データに応答して選択可能であることを特徴とする、ク
    ロック信号生成器。
JP2044661A 1989-02-28 1990-02-27 クロツク信号生成器 Pending JPH02307112A (ja)

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GB8904583A GB2228598A (en) 1989-02-28 1989-02-28 Clock signal generator for a data processing system
GB8904583.5 1989-02-28

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JPH02307112A true JPH02307112A (ja) 1990-12-20

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ID=10652478

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JP2044661A Pending JPH02307112A (ja) 1989-02-28 1990-02-27 クロツク信号生成器

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