JPH0715980A - 安定化された出力電圧を有する高出力電流用電圧マルチプライヤ - Google Patents

安定化された出力電圧を有する高出力電流用電圧マルチプライヤ

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JPH0715980A
JPH0715980A JP16278994A JP16278994A JPH0715980A JP H0715980 A JPH0715980 A JP H0715980A JP 16278994 A JP16278994 A JP 16278994A JP 16278994 A JP16278994 A JP 16278994A JP H0715980 A JPH0715980 A JP H0715980A
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Germano Nicollini
ジェルマーノ・ニコリーニ
Pierangelo Confalonieri
ピエランジェロ・コンファロニーリ
Carlo Crippa
カルロ・クリッパ
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STMicroelectronics SRL
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STMicroelectronics SRL
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    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

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Abstract

(57)【要約】 【目的】 出力電圧が安定で実質的に各種パラメータか
ら独立で比較的高い出力電流を取り出し得る電圧マルチ
プライヤ回路を提供する。 【構成】 参照電圧ＶRIF と出力電圧Ｖsur の差異の表
示であるエラーシグナルを発生させ、このエラーシグナ
ルをチャージトランスファキャパシタンスＣ1を接地す
るためのスイッチとして作用するトランジスタを駆動す
るために使用する。これにより電圧マルチプライヤの出
力電圧Ｖsur が一定に維持される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、その出力電圧を安定化
するための革新的な配置を有するチャージポンプ回路
（例えば電圧マルチプライヤ又は電圧ブースタ）に関す
る。
【０００２】
【従来技術及びその問題点】電子システムではしばし
ば、サプライ電圧より高いＤＣ電圧を発生させる必要が
生ずる。このような電圧上昇機能は所謂電圧マルチプラ
イヤ又は電圧ブースタにより一般に行われる。しかし電
圧ブースタの回路形成は回路が伝達しなければならない
電流のレベルに依存して大きく変化する。ＥＰＲＯＭメ
モリの書込操作の場合のような比較的低い電流レベル
（10μＡのオーダー）について、しばしば使用される解
決法は、ウッターズらの「ＥＥＰＲＯＭ回路で使用され
るオン−チップ高電圧発生回路の分析及びモデリン
グ」，24、ＩＥＥＥジャーナル・オブ・ソリッド・ステ
ート・サーキット1372（1989年10月）で述べられている
ように、図１ａ（バイポーラ接合トランジスタＢＪＴを
使用する）又は図１ｂ（ＭＯＳトランジスタを使用す
る）に示された回路である。
【０００３】逆にその性能を達成するためにサプライ電
圧を２倍又は３倍にしなければならないアナログ集積回
路の場合のように、電圧マルチプライヤは大きなレベル
（十ｍＡのオーダー）の出力電流を伝達しなければなら
ない場合、典型的な解決法は少なくとも２個の大きいキ
ャパシタンス（通常集積回路の外部素子）を使用を必要
とする。図２に示すように、第１のキャパシタＣ1 は電
荷を負荷しかつ伝達するために使用され、第２のキャパ
シタＣ2 は周期的に伝達されるチャージを蓄積する機能
を有する。４個のスイッチ（ＳＷ１、ＳＷ２、ＳＷ３及
びＳＷ４）は第１及び第２のフェーズコントロールシグ
ナル（φ1 及びφ2 ）により駆動される。
【０００４】基本的にコントロールクロックの第１のフ
ェーズ（φ1 ）の間、キャパシタンスＣ1 はＶｃｃとグ
ラウンド（ＧＮＤ）間に接続され、従ってＶｃｃに等し
い電圧がグラウンドに接続されたキャパシタの「ロワー
(lower) 」ターミナルに対して「アッパー(upper) 」タ
ーミナルに生ずる。コントロールクロックの第２のフェ
ーズ（φ2 ）の間、ロワーターミナルはＶｃｃに接続さ
れ、一方アッパーターミナルは電圧Ｖsur が生じている
出力ノード（Ｃ2 上）に接続されている。出力電流がゼ
ロであるとすると、クロックの数ピリオドの後に出力電
圧Ｖsurが２Ｖｃｃに等しくかつ完全に安定になる。出
力キャパシタンスＣ2 は出力電圧Ｖsur を蓄積する。
【０００５】出力ノード（Ｖsur ）に接続された負荷が
電流を引く場合、出力電圧Ｖsur の生ずる値が負荷によ
り引かれる電流とトランファキャパシタンスＣ1 を通し
て伝達される単位時間当たりのチャージ量間のバランス
により決定され、出力キャパシタンスＣ2 は出力電圧Ｖ
sur の「リプル」の振幅を限定する。カリアスらの「プ
ログラムできるヒアリングエイド用のＣＭＯＳ技術の４
個のＩＣのセット」，24、ＩＥＥＥジャーナル・オブ・
ソリッド・ステート・サーキット301 （1989年４月）
で、負荷による電流吸収の場合の出力電圧Ｖsur の値が
図３に示した等価回路を分析することにより容易に算出
できることを説明している。このような誘導に従うこと
により、図２の回路の出力電圧の値は次の関係により与
えられるように思われる。
【０００６】Ｖsur ＝ ２Ｖｃｃ−（ＲC1＋Ｒτ）ＩL ここでＲC1及びＲτはそれぞれ次の式により与えられ
る。 ＲC1＝１／ｆs Ｃ1 Ｒτ＝１／ｆs ＣA 〔（ｅ-t/t1 ／１−ｅ-t/t1 ）＋（ｅ-t/t2 ／１−ｅ-t/t 2 ）〕
【０００７】ここでＣA は直列のＣ1 及びＣ2 のキャパ
シタンス、ｔ1 及びｔ2 はＲＣ時間定数である。 ＣA ＝Ｃ1 Ｃ2 ／（Ｃ1 ＋Ｃ2 ） ｔ1 ＝（ｒON1 ＋ｒON2 ）Ｃ1 ｔ2 ＝（ｒON3 ＋ｒON4 ）ＣA
【０００８】これらの式中、ｆs はコントロールクロッ
クのスイッチ周波数であり、ｒON値は回路で使用される
スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４のそれぞれ
の内部抵抗を示している。容易に分かるように、出力電
圧Ｖsur の効果的な値は負荷に吸収される電流ＩL 及び
サプライ電圧Ｖｃｃの値だけでなく、回路を駆動するス
イッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４を形成するト
ランジスタの内部抵抗ｒONにも強く依存する。トランジ
スタのオン抵抗は、周知なように、製造プロセス、温
度、サプライ電圧等に依存する固有のパラメータであ
る。多くの高精度のアナログ回路は設計値から実際の出
力電圧（Ｖsur ）が過度に広がることの耐性がない。
【０００９】
【発明の構成】従って本発明の主目的は、その出力電圧
が安定で実質的にプロセスの広がり、温度及びサプライ
電圧から独立し、かつある限界内で負荷に実際に供給さ
れる出力電流からも実質的に独立である比較的高い出力
電流用として設計された簡単なローパワー電圧マルチプ
ライヤ又は電圧ブースタを提供することである。この目
的及び他の利点は本発明の出力電圧安定化回路により達
成される。本発明の回路は、参照電圧と電圧マルチプラ
イヤの出力電圧間の差異の表示であるＤＣエラーシグナ
ルを発生できる積分段を使用する。該エラーシグナルは
電圧マルチプライヤの少なくとも１個のチャージトラン
スファキャパシタンス（Ｃ1 ）を接地するためのスイッ
チとして作用するトランジスタを駆動するために使用さ
れる（マルチプライヤの動作サイクルの導電フェーズの
間）。発生したエラーシグナルは内部抵抗ｒONを効果的
にコントロールし、電圧マルチプライヤの出力電圧Ｖ
sur を一定に維持する。
【０００９】このような駆動エラーシグナルはトランジ
スタ（スイッチ）のコントロールターミナルに供給さ
れ、前記トランジスタは１対のタイミングシグナルのコ
ントロールの下で電圧マルチプライヤの少なくとも１つ
の段のチャージトランスファキャパシタンスを接地し、
前記タイミングシグナルはシグナルのトランスファゲー
ト、及びエラーシグナルにより駆動されるトランジスタ
（スイッチ）のコントロールノードの放電用補助スイッ
チをコントロールする。好ましいＣＭＯＳ形成の場合、
ＰＭＯＳトランジスタがチャージトランスファキャパシ
タのアッパーターミナルを正のサプライ電圧Ｖｃｃ及び
ポンプされた電圧Ｖsur に交互に接続するために使用さ
れ、過駆動クロック電圧はこれらのトランジスタの信頼
できるターンオフを確保するために使用される。
【００１０】ポンプ電圧を調節するためにいくつかの試
みが提供されている。ザバレタ（モトローラ）のヨーロ
ッパ出願ＥＰＡ0540948 号は所望値にチャージポンプの
出力を調節するためにＭＯＳトランジスタのｒONに作用
するフィードバックループを使用する。しかし本発明の
好ましい態様は、フィードバックループの形成に関して
モトローラ回路以上の利点を提供する。モトローラ出願
の図４から分かるように、比例的＋集積的機能を意図す
る回路は非常に複雑である。それは３個の増幅器（120
、130 及び142 ）、３個のキャパシタンス（137 、135
及び139 ）及び幾つかのスイッチを使用する。対照的
に本願で開示された革新的な回路は、同じ機能を行わせ
るための、単一のバッファ、１個のキャパシタンス及び
１個の抵抗から構成される非常に簡便な構造を提供す
る。
【００１１】更にモトローラ回路は一体化機能対から直
線的機能を分離するので、これらはｒONを変化させるた
めに２個のＰＭＯＳトランジスタ（150 及び151 ）を駆
動するようにされるが、本願発明では２種の機能はとも
に行われ、そして本願の好ましい態様では単一のｎ−チ
ャンネルＭＯＳで十分である。
【００１２】最後ではあるが最も小さくはないバッテリ
で電力を与えられるシステムの主目的がバッテリの寿命
を可能な限り長くするために電力消費を限定することと
して与えられる、本願の好ましい態様はモトローラ回路
より遙かに少ない電流（電力）を消費する。開示された
回路はバッテリにより直接電力を与えられる単一の増幅
器を使用し、一方モトローラは３個の増幅器を使用し、
その内の少なくとも２個（120 及び142 ）が高（ブース
ト）電流で電力供給され、つまりこれらはフィードバッ
クループを形成するための本願の好ましい態様の革新的
な回路で消費される電流の少なくとも５倍を消費する。
これに関連して、直接のバイアスを回避するために細孔
ポテンシャルＶＢＡＴ及びＶＤＤでＰＭＯＳ150 、151
、152 及び154 のｎ−ウェルをバイアスするＰＴＵＢ
ＢＩＡＳを発生するモトローラ回路はパワーアップで要
求される機能を全て満足する訳ではない。実際にパワー
ダウンＶＤＤ＝０Ｖで従ってＰＴＵＢＢＩＡＳ＝ＶＢＡ
Ｔでありバワーダウン条件を離れるとき、キャパシタン
ス80はφ1 の間にＶＢＡＴにチャージされ、従ってφ2
の間に強くノード72をプルアップする傾向を有し、ダイ
オードをｐ+ （ノード72）からｎ−ウェル（150 、151
及び152 に共通）に順方向バイアスする。これはＶＢＡ
Ｔから10〜60ｍＡのオーダーの突然の電流吸収を起こ
し、バッテリを不当に劣化させる。
【００１３】図６及び７の回路の改良された態様は、Ｖ
ｃｃとポンプノードＶsur 間に挿入されたデバイスのウ
ェルと直列の小さい抵抗を含ませることにより、電力が
第１に印加される際の電流サージに対する付加的な保護
を提供する。
【００１４】開示された革新的な態様によると次の回路
が提供される。少なくとも１個の第１のチャージトラン
スファキャパシタンス及び１個の第２の出力蓄積キャパ
シタンス；その第１のターミナルが第１のスイッチを通
してのみ接地される前記第１のキャパシタンスの前記第
１のターミナルを接地するための単一のトランジスタを
含んで成る前記第１のスイッチ；前記第１のキャパシタ
ンスの第２のターミナルをサプライノードに接続するた
めの第２のスイッチ；前記第１のキャパシタンスの前記
第１のターミナルをサプライノードに接続するための第
３のスイッチ；前記第１のキャパシタンスの第２のター
ミナルを電圧マルチプライヤの出力ノードを提供する前
記第２のキャパシタンスの第１のターミナルに接続する
ための第３のスイッチを含んで成り；前記第２のスイッ
チは第１のクロックフェーズによりコントロールされか
つ前記第３及び第４の第２のクロックフェーズによりコ
ントロールされ；更に回路の前記出力ノードとグラウン
ドノード間に接続された電圧ディバイダ；参照電圧が供
給される非反転入力、及び前記電圧ディバイダの中間ノ
ードに接続されかつ直列接続された積分キャパシタンス
及び抵抗を通して増幅器の出力に接続されている反転入
力を有する差動増幅器；前記第１のクロックフェーズと
一致する第１のタイミングシグナル及び相補シグナルに
よりコントロールされ、かつ入力が増幅器の前記出力に
接続され、その出力が前記第１のスイッチのコントロー
ルターミナルに接続されている第１のトランスファゲー
ト；及び前記第１のスイッチの前記コントロールターミ
ナルとグラウンド間に接続された前記第２のクロックフ
ェーズと一致する第２のタイミングシグナルによりコン
トロールされる第５のスイッチを含んで成る電圧マルチ
プライヤ回路。
【００１５】開示された革新的な態様によると次の回路
も提供される。参照電圧と出力電圧間の差異の表示であ
るＤＣエラーシグナルを出力できる積分段；及び電圧マ
ルチプライヤのチャージトランスファキャパシタをグラ
ウンドノードに接続するトランジスタのオン抵抗を前記
エラー出力に従って調節するための第１及び第２のタイ
ミングシグナルにより導電フェーズ間にコントロールさ
れるスイッチ手段を含んで成り；前記チャージトランス
ファキャパシタが導電フェーズの間にトランジスタのみ
を通して接地されている電圧マルチプライヤの出力電圧
の安定化回路。
【００１６】開示された革新的な態様によると次の回路
も提供される。第１及び第２のサプライ電圧から該第１
及び第２のサプライ電圧の中間ではないポンプ電圧を出
力蓄積キャパシタに得るための回路であって；少なくと
も１個のチャージトランスファキャパシタ；前記第２の
サプライ電圧及び前記チャージトランスファキャパシタ
の第１のターミナル間に接続された第１のスイッチ；前
記チャージトランスファキャパシタの第２のターミナル
及び前記第１のサプライ電圧間に接続され、かつ第１の
クロックのアクティブフェーズによりターンオンされる
ように接続された第２のスイッチ；前記チャージトラン
スファキャパシタの第１のターミナル及び前記第１のサ
プライ電圧間に接続され、かつ第２のクロックのアクテ
ィブフェーズによりターンオンされるように接続された
第３のスイッチ；前記出力キャパシタと前記チャージト
ランスファキャパシタの第２のターミナル間に接続さ
れ、かつ前記第２のクロックのアクティブフェーズによ
りターンオンされるように接続された第４のスイッチ；
所望のターゲット電圧からの前記ポンプ電圧の偏差に従
って変化する出力を提供するよう接続されたフィードバ
ック回路；前記増幅器の出力と前記第１のスイッチのコ
ントロールターミナル間に接続され、かつ前記第１のク
ロックのアクティブフェーズによりターンオンされるよ
うに接続されたトランスファゲート；前記第１のスイッ
チのコントロールターミナルと前記第２のパワーサプラ
イ間に接続され、かつ第２のクロックのアクティブフェ
ーズによりターンオンされるように接続された第５のス
イッチ、及び；パワーが最初に前記第１のパワーサプラ
イ電圧に印加されるときに、第１のパワーサプライ電圧
と出力キャパシタ間にトランジェント電流を限定するた
めに前記第２及び第４のスイッチと相互接続された１又
は２以上の抵抗；を含んで成ることを特徴とする回路。
【００１７】開示された革新的な態様によると次の回路
も提供される。第１及び第２のサプライ電圧から該第１
及び第２のサプライ電圧の中間ではないポンプ電圧を出
力蓄積キャパシタに得るための回路であって；少なくと
も１個のチャージトランスファキャパシタ；前記第２の
サプライ電圧及び前記チャージトランスファキャパシタ
の第１のターミナル間に接続された第１のスイッチ；前
記チャージトランスファキャパシタの第２のターミナル
及び前記第１のサプライ電圧間に接続され、かつ第１の
クロックのアクティブフェーズによりターンオンされる
ように接続された第２のスイッチ；前記チャージトラン
スファキャパシタの第１のターミナル及び前記第１のサ
プライ電圧間に接続され、かつ第２のクロックのアクテ
ィブフェーズによりターンオンされるように接続された
第３のスイッチ；前記出力キャパシタと前記チャージト
ランスファキャパシタの第２のターミナル間に接続さ
れ、かつ前記第２のクロックのアクティブフェーズによ
りターンオンされるように接続された第４のスイッチ；
出力ノードと第２のサプライ電圧間に接続されて使用可
能なときのみにパワーアクティブシグナルにより分割さ
れた電圧を与える電圧ディバイダ；参照電圧が供給され
る非反転入力、及び前記分割された電圧を受け取り直列
接続した積分キャパシタンス及び抵抗を通して増幅器の
出力に接続された反転入力を有する差動増幅器；前記第
１のスイッチのコントロールターミナルと前記第２のパ
ワーサプライ間に接続され、かつ第２のクロックのアク
ティブフェーズによりターンオンされるように接続され
た第５のスイッチ、及びパワーが最初に前記第１パワー
サプライ電圧に印加されるときに、第１のパワーサプラ
イ電圧と出力キャパシタンス間のトランジェント電流を
限定するために前記第２及び第４のスイッチと相互接続
された１又は２以上の抵抗；を含んで成ることを特徴と
する回路。
【００１８】開示された革新的な態様によると次の回路
も提供される。第１及び第２のサプライ電圧から該第１
及び第２のサプライ電圧の中間ではないポンプ電圧を出
力蓄積キャパシタに得るための回路であって；少なくと
も１個のチャージトランスファキャパシタ；第２のサプ
ライ電圧に接続された第１のソース／ドレーン領域及び
チャージトランスファキャパシタの第１のターミナルに
接続された第２のソース／ドレーン領域を有する第１の
ソース／ドレーン導電タイプの第１の電界効果トランジ
スタ；第１のサプライ電圧に接続された第１のソース／
ドレーン領域及びチャージトランスファキャパシタの第
２のターミナルに接続された第２のソース／ドレーン領
域を有し、第１のクロックのアクティブフェーズにより
ターンオンするよう接続された第２のソース／ドレーン
導電タイプの第２の電界効果トランジスタ；第１のサプ
ライ電圧に接続された第１のソース／ドレーン領域及び
チャージトランスファキャパシタの第１のターミナルに
接続された第２のソース／ドレーン領域を有し、第２の
クロックのアクティブフェーズによりターンオンするよ
う接続された第２のソース／ドレーン導電タイプの第３
の電界効果トランジスタ；チャージトランスファキャパ
シタの第２のターミナルに接続された第１のソース／ド
レーン領域及び出力キャパシタに接続された第２のソー
ス／ドレーン領域を有し、第２のクロックのアクティブ
フェーズによりターンオンするよう接続された第２のソ
ース／ドレーン導電タイプの第４の電界効果トランジス
タ；所望のターゲット電圧からの前記ポンプ電圧の偏差
に従って変化する出力を提供するよう接続されたフィー
ドバック回路；前記増幅器の出力と前記第１のスイッチ
のコントロールターミナル間に接続され、かつ前記第１
のクロックのアクティブフェーズによりターンオンされ
るように接続されたトランスファゲート；第１のトラン
ジスタのゲートと第２のパワーサプライ間に接続され、
かつ第２のクロックのアクティブフェーズによりターン
オンするよう接続された付加スイッチ；及び各々が対応
する第２のソース／ドレーン領域及び対応するボディ領
域間に抵抗性接続を有する第２及び第４のトランジスタ
を含んで成ることを特徴とする回路。
【００１９】開示された革新的な態様によると次の回路
も提供される。正及びゼロのサプライ電圧及び負の電圧
を出力蓄積キャパシタに得るためのチャージポンプ回路
であって；少なくとも１個のチャージトランスファキャ
パシタ；正のサプライ電圧に接続された第１のＰタイプ
のソース／ドレーン領域及びチャージトランスファキャ
パシタの第１のターミナルに接続された第２のＰタイプ
のソース／ドレーン領域を有する第１の電界効果トラン
ジスタ；第１のサプライ電圧に接続された第１のＮタイ
プのソース／ドレーン領域及びチャージトランスファキ
ャパシタの第２のターミナルに接続された第２のソース
／ドレーン領域を有し、前記第１のクロックのアクティ
ブフェーズによりターンオンされるように接続された第
２の電界効果トランジスタ；第１のサプライ電圧に接続
された第１のソース／ドレーン領域及びチャージトラン
スファキャパシタの第１のターミナルに接続された第２
のソース／ドレーン領域を有し、第２のクロックのアク
ティブフェーズによりターンオンされるように接続され
た第２のソース／ドレーン導電タイプの第３の電界効果
トランジスタ；チャージトランスファキャパシタの第２
のターミナルに接続された第１のソース／ドレーン領域
及び出力キャパシタに接続された第２のソース／ドレー
ン領域を有し、第２のクロックのアクティブフェーズに
よりターンオンされるように接続された第２のソース／
ドレーン導電タイプの第４の電界効果トランジスタ；所
望のターゲット電圧からの前記ポンプ電圧の偏差に従っ
て変化する出力を提供するよう接続されたフィードバッ
ク回路；前記増幅器の出力と前記第１のスイッチのコン
トロールターミナル間に接続され、かつ前記第１のクロ
ックのアクティブフェーズによりターンオンされるよう
に接続されたトランスファゲート；第１のトランジスタ
のゲートと第２のパワーサプライ間に接続され、かつ第
２のクロックのアクティブフェーズによりターンオンす
るよう接続された付加スイッチ；及び各々が対応する第
２のソース／ドレーン領域及び対応するボディ領域間に
抵抗性接続を有する第２及び第４のトランジスタを含ん
で成ることを特徴とする回路。
【００２０】開示された革新的な態様によると次の方法
も提供される。第１及び第２のサプライ電圧から、少な
くとも１個のチャージトランスファキャパシタを使用し
て第１及び第２のサプライ電圧の中間でないポンプ電圧
を出力蓄積キャパシタに発生させる集積回路を使用する
方法において；(a) 第１のクロックフェーズで、ターゲ
ット電圧からの前記ポンプ電圧の変化に従って調節され
た少なくとも１個の可変インピーダンス素子を使用し
て、前記チャージトランスファキャパシタの第１のター
ミナルを前記第１のサプライ電圧に接続し、かつ前記チ
ャージトランスファキャパシタの第２のターミナルを前
記第２のサプライ電圧に接続し、(b) 前記第１のクロッ
クフェーズとオーバーラップしない第２のクロックフェ
ーズで、前記チャージトランスファキャパシタの前記第
２のターミナルを前記第１のサプライ電圧に接続し、か
つ前記チャージトランスファキャパシタの前記第１のタ
ーミナルを接続して前記ポンプ電圧を出力蓄積キャパシ
タ上に与える、各ステップを含んで成り；前記ステップ
(a) 及び(b) を交互に繰り返して行い、かつ(c) パワー
が最初に印加されるときに、前記第１のパワーサプライ
及び前記出力蓄積キャパシタ間のトランジェント電流を
１又は２以上の抵抗を通るルート決定を行うようにした
方法。
【００２１】本発明の異なった特徴及び利点は添付図面
を参照しながら引き続き行う重要な態様の説明により更
に良好に理解されるであろう。図１ａは既述の通り、バ
イポーラ接合素子で形成された低出力電流用電圧マルチ
プライヤの回路ダイアグラムである。図１ｂは既述の通
り、ＭＯＳ素子で形成された低出力電流用電圧マルチプ
ライヤの回路ダイアグラムである。図２は、比較的高い
出力電流を伝達するために適した電圧マルチプライヤの
機能的ダイアグラムである。図３は、図２の機能的ダイ
アグラムの等価回路である。図４は、本発明による、出
力電圧を安定化するための手段を有する電圧マルチプラ
イヤの機能的ダイアグラムである。図５は、本発明の回
路の種々のシグナルのタイミングダイアグラムである。
図６は、利点があると認められた代替態様を示す。図７
は、Ｐ−ウェルＣＭＯＳプロセスの他の代替態様を示
す。図８は、図７の態様のための電圧波形及びパワーダ
ウンの間のシグナルレベルを示している。
【００２２】本願の多数の革新的な教示を、本願の好ま
しい態様を特に参照しながら説明する（これらは例示で
あり限定を意図しない）。図４の回路ダイアグラムを参
照すると、本発明の好ましい態様に従う回路の出力電圧
を安定化するためのフィードバックループは次のように
構成される。電圧マルチプライヤ回路の出力ノードＶ
sur と回路の共通のグラウンドノード間に直列接続した
２個の抵抗Ｒ１及びＲ２で代表される電圧デバイダが、
そのインターメディエイトノードに、電圧マルチプライ
ヤの出力電圧Ｖsur の減衰したレプリカを提供する。こ
のレプリカシグナルは、ＶｃｃにパワーアップされＶｃ
ｃより高い入力電圧に耐えられない演算増幅器ＯＰ−Ａ
ＭＰの反転入力に供給される。
【００２３】積分(integrating) 段は実質的に積分キャ
パシタンスＣI を含んで成るフィードバックループを有
する演算増幅器ＯＰ−ＡＭＰにより構成される。積分段
は電圧ディバイダＲ１−Ｒ２により与えられるレプリカ
シグナルＶX を参照電圧ＶRIF と比較しＤＣエラーシグ
ナルを出力する。図示の通りＭＯＳトランジスタ対ＭＡ
−ＭＢ（ここでＭＡはＰＭＯＳ、ＭＢはＮＭＯＳであ
る）から構成されるスイッチつまり「トランスファゲー
ト」は第１のクロックフェーズφ1 及びその反転レプリ
カφ1 （上線）によりコントロールされる。トランスフ
ァゲートＭＡ−ＭＢはコントロールクロックの第１フェ
ーズφ1 間に積分段で発生したエラーシグナルをＮＭＯ
ＳトランジスタＭ１のコントロールゲートに伝達され、
前記トランジスタは電圧マルチプライヤの機能回路のス
イッチＳＷ１を構成する（図１）。
【００２４】第３のＭＯＳトランジスタＭＣはクロック
フェーズφ2 によりアクチベートされ、このクロックサ
イクルの間にゲートＭ１を接地し、そのカットオフを確
実にする。安定化フィードバックループの高ＤＣゲイン
のため、フィードバックは次の条件を導く。 ＶX ＝ＶRIF そして従って Ｖsur ＝ＶRIF （Ｒ1 ＋Ｒ2 ）／Ｒ1
【００２５】これらの式から、出力電圧Ｖsur はプロセ
スの広がり、温度、Ｖｃｃ及び負荷に供給される出力電
流とは独立していることが直ちに認識できる。演算増幅
器ＯＰ−ＡＭＰのフィードバックラインの積分キャパシ
タンスＣI と直列に接続された抵抗ＲZ は回路の大きな
安定性を確保するという重要な機能を有している。実際
に回路は安定性の限界を制限する傾向のある２個の低周
波数「ポール」（積分段のＤＣポール及び、図３に示す
ように電圧マルチプライヤ回路の等価回路に固有の第２
の低周波数ポール）を提示する。フィードバックライン
中のＣI と直列の抵抗ＲZ の導入は低周波数「ポール」
を補償し安定性を卓越したものにする低周波数「ゼロ」
を形成を決定する。
【００２６】抵抗ＲZ の正の効果は回路のパワーオント
ランジェントの間にも観察され、この間にシステムは非
直線的に動作する。直列抵抗ＲZ の存在は、回路の動作
条件及び構造パラメータ（プロセス、温度、出力電流、
Ｖｃｃ）に依存して、10から1000の割合で整定時間（回
路がパワーオンの瞬間から定常的な条件に達するまでに
使用する時間、つまりその出力ノードに設計電圧Ｖsur
を生成する時間）を減少させる。本発明の実施例に従っ
て図４の回路で使用されるコントロールシグナルの波形
を示すタイミングダイアグラムが図５に示されている。
【００２７】図から分かるように、フェーズφ1 〔φ1
及びφ1 （上線）〕は一般にフェーズφ1surと一致し、
一方フェーズφ2 〔φ2 及びφ2 （上線）〕は一般にフ
ェーズφ2surと一致する。しかしこれはパワーダウン条
件のφ2sur（上線）では正しくないことに注目すべきで
ある。パワーダウン条件では、φ1sur（上線）及びφ
2sur（上線）とも低く、従ってＭ２及びＭ４の両者がＶ
ｃｃが上昇するにつれターンオンする。
【００２８】フェーズφ1sur（上線）及びφ2sur（上
線）は、例えば電圧マルチプライヤの出力電圧Ｖsur で
電力が与えられるタイミング回路により生ずる。換言す
ると、駆動フェーズφ1sur（上線）及びφ2sur（上線）
は電圧ブーストフェーズである。他のスイッチＭ３（Ｐ
ＭＯＳ）、ＭＣ、ＭＡ及びＭＢは、ブーストフェーズφ
1sur（上線）及びφ2sur（上線）を発生させるために使
用されるものと類似のタイミング回路により発生するコ
ントロールフェーズによりコントロールされるが、サプ
ライ電圧Ｖｃｃで電力を与えられる。これは回路の動作
に厳格な意味で必須ではなく、実際には当業者には明ら
かであるようにスイッチＭ３、ＭＣ、ＭＡ及びＭＢは、
同じブーストフェーズφ1sur（上線）−φ1sur及びφ
2sur（上線）−φ2surを使用することによりコントロー
ルされる。
【００２９】図４の例では、トランジスタＭ２、Ｍ３及
びＭ４が全てＰＭＯＳであることに注目すべきである。
これはサプライ電圧ＶｃｃからＶT の降下が生ずること
の回避を補助している。しかし勿論当業者は開示された
本発明を種々の他の回路配置及びＣＭＯＳ以外の技術で
使用できる。図６は有利であると見出された代替態様を
示す。２個のＰＭＯＳデバイス（Ｍ１及びＭ４）のｎ−
ウェルがそれぞれのソースに結合されている図４の回路
はパワーアップ時でも依然として電流スパイクを示す。
図６はパワーアップ時の電流スパイクを大きく減少させ
るための手法を含むこの回路の更なる改良を示してい
る。
【００３０】図５の左側に示すように、パワーダウン条
件ではＭ１、Ｍ２及びＭ４はＯＮでＭ３はＯＦＦである
（クロックはパワーダウンシグナルＰＤで設定され、こ
のシグナルは、ＩＣ自身が使用されないときにＩＣの及
び電圧マルチプライヤの電流消費をゼロに減少させるた
めに使用される）。更にパワーダウンの間、加えられた
ＭＯＳ ＭＰＤ〔補助のパワーダウンシグナルＰＤ（上
線）によりゲートされる〕がＯＦＦであり（そして従っ
て電圧ディバイダＲ１＋Ｒ２による電流消費を防止す
る）、一方増幅器はターンオフしてその出力をＶｃｃ電
圧にする（これによりトランジスタＭ２のＯＮを確認す
る）。この態様で、２個の抵抗Ｒｂ２及びＲｂ４がそれ
ぞれＭ２及びＭ４のｎ−ウェルに直列に挿入され、パワ
ーアップ時の電流スパイクを制限する。シミュレーショ
ンから、ｎ−ウェルセル自身とともに実現できる数ＫΩ
の抵抗が100 の割合で電流の注入を減少するために十分
であり、つまりバッテリにより容易に耐えられる数十ｍ
Ａまで減少できることが見出された。
【００３１】通常の動作の間、抵抗Ｒｂ２及びＲｂ４は
大きな電流を流さないことに注意すべきである。これら
の抵抗の重要性は主としてスタートアップである。図７
は、Ｐ−ウェルＣＭＯＳプロセスで正のサプライから負
の電圧Ｖsur ′を達成するためにチャージポンピングを
使用する他の代替態様を示している。この態様で、トラ
ンジスタの多くのものの極性及び接続を反転させてい
る。従って参照符号はダッシュを付けている。従って図
７のＰＭＯＳ Ｍ１′は図６のＮＭＯＳ Ｍ１と同等で
あり、図７のＮＭＯＳ Ｍ２′は図６のＰＭＯＳ Ｍ２
と同等であり、図７のＮＭＯＳ Ｍ３′は図６のＰＭＯ
Ｓ Ｍ３と同等であり、図７のＮＭＯＳ Ｍ４′は図６
のＰＭＯＳ Ｍ４と同等であり、図７のＰＭＯＳ Ｍ
Ｃ′は図６のＮＭＯＳ ＭＣと同等であり、図７のＰＭ
ＯＳ ＭＢ′は図６のＮＭＯＳ ＭＢと同等であり、か
つ図７のＮＭＯＳ ＭＡ′は図６のＰＭＯＳ ＭＡと同
等である。同様の極性反転はクロックシグナルにも適用
できる。図６のφ1が図７でその補数φ1 （上線）で置
換され、かつφ2 がその補数φ2 （上線）で置換されて
いることに注目すべきである。更に過駆動の正の駆動φ
1sur及びφ2surは負に過駆動された（サブ−グラウン
ド）クロックφ1sur′及びφ2sur′で置換されている。
図６のように、抵抗Ｒｂ２及びＲｂ４はパワーが最初に
加えられるときにウェルのポテンシャルをシフトするこ
とにより生ずる電流サージを限定する。
【００３２】図８のタイミングダイアグラムは、パワー
ダウン条件及び動作条件における図７の回路のクロック
電圧レベルを示している。パワーダウン条件でトランジ
スタＭ２′及びＭ４′が両者ともＯＮであることに注意
すべきである。勿論これらの代替態様は本明細書により
開示された革新的な思想に対する多くの可能な変形及び
修正例の数態様に過ぎない。
【図面の簡単な説明】
【図１】図１ａはバイポーラ接合素子で形成された低出
力電流用電圧マルチプライヤの回路ダイアグラム、図１
ｂはＭＯＳ素子で形成された低出力電流用電圧マルチプ
ライヤの回路ダイアグラム。
【図２】比較的高い出力電流を伝達するために適した電
圧マルチプライヤの機能的ダイアグラム。
【図３】図２の機能的ダイアグラムの等価回路。
【図４】本発明による、出力電圧を安定化するための手
段を有する電圧マルチプライヤの機能的ダイアグラム。
【図５】本発明の回路の種々のシグナルのタイミングダ
イアグラム。
【図６】利点があると認められた代替態様を示す。
【図７】Ｐ−ウェルＣＭＯＳプロセスの他の代替態様を
示す。
【図８】図７の態様のための電圧波形及びパワーダウン
の間のシグナルレベルを示す。
【符号の説明】
Ｖｃｃ・・・サプライ電圧 Ｖsur ・・・出力電圧 Ｖ
RIF ・・・参照電圧 ＯＰ−ＡＭＰ・・・演算増幅器 Ｒ１−Ｒ２・・・電圧
ディバイダ ＳＷ（Ｍ）１、ＳＷ（Ｍ）２、ＳＷ（Ｍ）
３、ＳＷ（Ｍ）４・・・スイッチ Ｃ1 ・・・チャージ
トランスファキャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエランジェロ・コンファロニーリ イタリア国 カノニカ・ダッダ 24040 ヴィア・ベルガモ ６ (72)発明者 カルロ・クリッパ イタリア国 メラーテ 22055 ヴィア・ フォンタネ ５

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１個の第１のチャージトラン
    スファキャパシタンス及び少なくとも１個の第２の出力
    蓄積キャパシタンス、 その第１のターミナルが第１のスイッチを通してのみ接
    地される前記第１のキャパシタンスの前記第１のターミ
    ナルを接地するための単一のトランジスタを含んで成る
    前記第１のスイッチ、 前記第１のキャパシタンスの第２のターミナルをサプラ
    イノードに接続するための第２のスイッチ、 前記第１のキャパシタンスの前記第１のターミナルをサ
    プライノードに接続するための第３のスイッチ、 前記第１のキャパシタンスの第２のターミナルを電圧マ
    ルチプライヤの出力ノードを提供する前記第２のキャパ
    シタンスの第１のターミナルに接続するための第４のス
    イッチ、 を含んで成り、 前記第２のスイッチは第１のクロックフェーズによりコ
    ントロールされかつ前記第３及び第４のスイッチは第２
    のクロックフェーズによりコントロールされ、 更に回路の前記出力ノードとグラウンドノード間に接続
    された電圧ディバイダ、 参照電圧が供給される非反転入力、及び前記電圧ディバ
    イダの中間ノードに接続されかつ直列接続した積分キャ
    パシタンス及び抵抗を通して増幅器の出力に接続されて
    いる反転入力を有する差動増幅器、 前記第１のクロックフェーズと一致する第１のタイミン
    グシグナル及び相補シグナルによりコントロールされ、
    かつ入力が増幅器の前記出力に接続され、その出力が前
    記第１のスイッチのコントロールターミナルに接続され
    ている第１のトランスファゲート、及び前記第１のスイ
    ッチの前記コントロールターミナルとグラウンド間に接
    続された前記第２のクロックフェーズと一致する第２の
    タイミングシグナルによりコントロールされる第５のス
    イッチを含んで成る電圧マルチプライヤ回路。
  2. 【請求項２】 パワーが最初に前記第１のパワーサプラ
    イ電圧に印加されるときに、前記第１のパワーサプライ
    電圧及び前記出力キャパシタ間のトランジェント電流を
    限定するために前記第２及び第４のスイッチと相互接続
    された１又は２以上の抵抗を更に含んで成る請求項１に
    記載の回路。
  3. 【請求項３】 前記第１のスイッチがＮ−チャンネル絶
    縁ゲート電界効果トランジスタから成る請求項１に記載
    の回路。
  4. 【請求項４】 前記第２、第３、第４のスイッチがそれ
    ぞれＰ−チャンネル絶縁ゲート電界効果トランジスタか
    ら成る請求項１に記載の回路。
  5. 【請求項５】 前記第２及び第４のスイッチがそれぞれ
    Ｐ−チャンネル絶縁ゲート電界効果トランジスタから成
    り、かつ少なくともポンプ電圧にほぼ等しいクロック電
    圧により駆動されるように接続されている請求項１に記
    載の回路。
  6. 【請求項６】 前記トランスファゲートがＮ−チャンネ
    ル絶縁ゲート電界効果トランジスタと並列接続されたＰ
    −チャンネル絶縁ゲート電界効果トランジスタから成る
    請求項１に記載の回路。
  7. 【請求項７】 第１及び第２のサプライ電圧から該第１
    及び第２のサプライ電圧の中間ではないポンプ電圧を得
    るための電圧マルチプライヤ回路であって、 少なくとも１個のチャージトランスファキャパシタ、 前記第２のサプライ電圧及び前記チャージトランスファ
    キャパシタの第１のターミナル間に接続された第１のス
    イッチ、 前記チャージトランスファキャパシタの第２のターミナ
    ル及び前記第１のサプライ電圧間に接続され、かつ第１
    のクロックのアクティブフェーズによりターンオンされ
    るように接続された第２のスイッチ、 前記チャージトランスファキャパシタの第１のターミナ
    ル及び前記第１のサプライ電圧間に接続され、かつ第２
    のクロックのアクティブフェーズによりターンオンされ
    るように接続された第３のスイッチ、 前記出力キャパシタと前記チャージトランスファキャパ
    シタの第２のターミナル間に接続され、かつ前記第２の
    クロックのアクティブフェーズによりターンオンされる
    ように接続された第４のスイッチ、 所望のターゲット電圧からの前記ポンプ電圧の偏差に従
    って変化する出力を提供するよう接続されたフィードバ
    ック回路、 前記増幅器の出力と前記第１のスイッチのコントロール
    ターミナル間に接続され、かつ前記第１のクロックのア
    クティブフェーズによりターンオンされるように接続さ
    れたトランスファゲート、 前記第１のスイッチのコントロールターミナルと前記第
    ２のパワーサプライ間に接続され、かつ第２のクロック
    のアクティブフェーズによりターンオンされるように接
    続された第５のスイッチ、及び、 パワーが最初に前記第１及び第２のパワーサプライ電圧
    に印加されるときに、トランジェント電流を限定するた
    めに前記第２及び第４のスイッチと相互接続された１又
    は２以上の抵抗、 を含んで成ることを特徴とする回路。
  8. 【請求項８】 前記ポンプ電圧を蓄積しかつ安定化する
    ために接続された出力蓄積キャパシタを更に含んで成る
    請求項７に記載の回路。
  9. 【請求項９】 パワーが最初に前記第１のパワーサプラ
    イ電圧に印加されるときに、前記第１のパワーサプライ
    電圧及び前記出力キャパシタ間のトランジェント電流を
    限定するために前記第２及び第４のスイッチと相互接続
    された１又は２以上の抵抗を更に含んで成る請求項７に
    記載の回路。
  10. 【請求項10】 前記第１のスイッチがＮ−チャンネル絶
    縁ゲート電界効果トランジスタから成る請求項７に記載
    の回路。
  11. 【請求項11】 前記第２、第３、第４のスイッチがそれ
    ぞれＰ−チャンネル絶縁ゲート電界効果トランジスタか
    ら成る請求項７に記載の回路。
  12. 【請求項12】 前記第２及び第４のスイッチがそれぞれ
    Ｐ−チャンネル絶縁ゲート電界効果トランジスタから成
    り、かつ少なくともポンプ電圧にほぼ等しいクロック電
    圧により駆動されるように接続されている請求項７に記
    載の回路。
  13. 【請求項13】 前記フィードバック回路が、前記第１の
    クロックのアクティブフェーズでターンオンされたトラ
    ンスファゲートを通して供給される出力を有する差動増
    幅器を含んで成る請求項７に記載の回路。
  14. 【請求項14】 第１及び第２のサプライ電圧から、少な
    くとも１個のチャージトランスファキャパシタを使用し
    て第１及び第２のサプライ電圧の中間でないポンプ電圧
    を出力蓄積キャパシタに発生させる集積回路を使用する
    方法において、 (a) 第１のクロックフェーズで、ターゲット電圧からの
    前記ポンプ電圧の変化に従って調節された少なくとも１
    個の可変インピーダンス素子を使用して、前記チャージ
    トランスファキャパシタの第１のターミナルを前記第１
    のサプライ電圧に接続し、かつ前記チャージトランスフ
    ァキャパシタの第２のターミナルを前記第２のサプライ
    電圧に接続し、 (b) 前記第１のクロックフェーズとオーバーラップしな
    い第２のクロックフェーズで、前記チャージトランスフ
    ァキャパシタの前記第２のターミナルを前記第１のサプ
    ライ電圧に接続し、かつ前記チャージトランスファキャ
    パシタの前記第１のターミナルを接続して前記ポンプ電
    圧を出力蓄積キャパシタ上に与える、 各ステップを含んで成り、 前記ステップ(a) 及び(b) を交互に繰り返して行い、か
    つ、 (c) パワーが最初に印加されるときに、前記第１のパワ
    ーサプライ及び前記出力蓄積キャパシタ間のトランジェ
    ント電流の１又は２以上の抵抗を通るルート決定を行う
    ようにした方法。
  15. 【請求項15】 パワーダウン条件の間は使用不能となる
    よう接続された電圧ディバイダを使用して前記ポンプ電
    圧を分割して減少した電圧を提供し、該減少した電圧を
    参照電圧と比較し、それに応じて前記可変インピーダン
    ス素子をコントロールする付加ステップを含んで成る請
    求項14に記載の方法。
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