JPH0715958A - 自励フライバックコンバータ - Google Patents
自励フライバックコンバータInfo
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- JPH0715958A JPH0715958A JP17853293A JP17853293A JPH0715958A JP H0715958 A JPH0715958 A JP H0715958A JP 17853293 A JP17853293 A JP 17853293A JP 17853293 A JP17853293 A JP 17853293A JP H0715958 A JPH0715958 A JP H0715958A
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Abstract
(57)【要約】
【目的】 スイッチング素子のオン期間を一定とし、オ
フ期間を可変制御することによって軽負荷時の効率の向
上と、スイッチング周波数の高周波化を容易にして小型
化を図る。 【構成】 トランスＴの一次巻線Ｎｐの電流をＭＯＳ−
ＦＥＴ Ｑ１でオン、オフし、前記トランスＴの二次巻
線Ｎｓに誘起したフライバック電圧を整流、平滑して直
流出力を得るものであり、ＭＯＳ−ＦＥＴ Ｑ１を駆動
する駆動パルスを出力するワンショットパルス発生回路
ＤＲＣと、前記直流出力に応じてワンショットパルス発
生回路ＤＲＣの駆動パルス発生周期を制御すると共にト
ランスＴの制御巻線Ｎｄにフライバック電圧が発生して
いる期間はワンショットパルス発生回路ＤＲＣによる前
記駆動パルスの発生を禁止する制御回路ＣＴＬ１，ＣＴ
Ｌ２とを設けた構成である。
フ期間を可変制御することによって軽負荷時の効率の向
上と、スイッチング周波数の高周波化を容易にして小型
化を図る。 【構成】 トランスＴの一次巻線Ｎｐの電流をＭＯＳ−
ＦＥＴ Ｑ１でオン、オフし、前記トランスＴの二次巻
線Ｎｓに誘起したフライバック電圧を整流、平滑して直
流出力を得るものであり、ＭＯＳ−ＦＥＴ Ｑ１を駆動
する駆動パルスを出力するワンショットパルス発生回路
ＤＲＣと、前記直流出力に応じてワンショットパルス発
生回路ＤＲＣの駆動パルス発生周期を制御すると共にト
ランスＴの制御巻線Ｎｄにフライバック電圧が発生して
いる期間はワンショットパルス発生回路ＤＲＣによる前
記駆動パルスの発生を禁止する制御回路ＣＴＬ１，ＣＴ
Ｌ２とを設けた構成である。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＣ−ＤＣコンバータ
等のスイッチング電源に用いるフライバックコンバータ
に係り、とくに軽負荷時の効率を良好にした自励フライ
バックコンバータに関する。
等のスイッチング電源に用いるフライバックコンバータ
に係り、とくに軽負荷時の効率を良好にした自励フライ
バックコンバータに関する。
【０００２】
【従来の技術】スイッチング電源に使用されているＤＣ
−ＤＣコンバータには、大別してフォワードコンバータ
と、フライバックコンバータとがある。従来、フォワー
ドコンバータにおいては、トランスのリセット電圧を制
御することによってオフ期間を可変制御する回路が知ら
れている。
−ＤＣコンバータには、大別してフォワードコンバータ
と、フライバックコンバータとがある。従来、フォワー
ドコンバータにおいては、トランスのリセット電圧を制
御することによってオフ期間を可変制御する回路が知ら
れている。
【０００３】
【発明が解決しようとする課題】ところで、上記の如き
フォワードコンバータは、回路コストが高くなる欠点を
有する（例えば、整流平滑のためのチョークが必要不可
欠である等）。また、出力短絡等に備えて過電流保護回
路が必要であるため、回路が複雑になる欠点がある。
フォワードコンバータは、回路コストが高くなる欠点を
有する（例えば、整流平滑のためのチョークが必要不可
欠である等）。また、出力短絡等に備えて過電流保護回
路が必要であるため、回路が複雑になる欠点がある。
【０００４】また、従来のフライバックコンバータで
は、軽負荷の場合はスイッチング周波数が高くなり、重
負荷の場合はスイッチング周波数が低下する特性となっ
ているので、無負荷や軽負荷の場合での電力の損失が比
較的大きく、効率が低い欠点がある。また、軽負荷時の
スイッチング周波数が高いため、二次側出力をフィード
バックして一次側を制御するフィードバック制御が難し
くなり高周波化が困難である（軽負荷時の制御性を良好
に維持しようとすると重負荷時のスイッチング周波数は
低めに設定せざるを得ない。）。
は、軽負荷の場合はスイッチング周波数が高くなり、重
負荷の場合はスイッチング周波数が低下する特性となっ
ているので、無負荷や軽負荷の場合での電力の損失が比
較的大きく、効率が低い欠点がある。また、軽負荷時の
スイッチング周波数が高いため、二次側出力をフィード
バックして一次側を制御するフィードバック制御が難し
くなり高周波化が困難である（軽負荷時の制御性を良好
に維持しようとすると重負荷時のスイッチング周波数は
低めに設定せざるを得ない。）。
【０００５】本発明は、上記の点に鑑み、スイッチング
素子のオン期間を一定とし、オフ期間を可変制御するこ
とによって軽負荷時の効率の向上と、スイッチング周波
数の高周波化を容易にして小型化を図った自励フライバ
ックコンバータを提供することを目的とする。
素子のオン期間を一定とし、オフ期間を可変制御するこ
とによって軽負荷時の効率の向上と、スイッチング周波
数の高周波化を容易にして小型化を図った自励フライバ
ックコンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の自励フライバックコンバータは、トランス
の一次巻線の電流をメインスイッチング素子でオン、オ
フし、前記トランスの二次巻線に誘起したフライバック
電圧を整流、平滑して直流出力を得るものであって、前
記メインスイッチング素子をオン駆動する駆動パルスを
出力する駆動回路と、前記直流出力に応じて前記駆動回
路の駆動パルス発生周期を制御するとともに前記トラン
スの制御巻線にフライバック電圧が発生している期間は
前記駆動回路による前記駆動パルスの発生を禁止する制
御回路とを備えた構成としている。
に、本発明の自励フライバックコンバータは、トランス
の一次巻線の電流をメインスイッチング素子でオン、オ
フし、前記トランスの二次巻線に誘起したフライバック
電圧を整流、平滑して直流出力を得るものであって、前
記メインスイッチング素子をオン駆動する駆動パルスを
出力する駆動回路と、前記直流出力に応じて前記駆動回
路の駆動パルス発生周期を制御するとともに前記トラン
スの制御巻線にフライバック電圧が発生している期間は
前記駆動回路による前記駆動パルスの発生を禁止する制
御回路とを備えた構成としている。
【０００７】また、前記駆動回路としては、前記メイン
スイッチング素子をオン駆動する一定幅の駆動パルスを
出力するワンショットパルス発生回路が好ましい。
スイッチング素子をオン駆動する一定幅の駆動パルスを
出力するワンショットパルス発生回路が好ましい。
【０００８】また、前記制御回路を、一次側制御回路及
び二次側制御回路とで構成し、前記二次側制御回路は、
前記直流出力を検出する検出部と、該検出部の検出結果
に応じて光量の変化するフォトカプラーの発光素子とを
有し、前記一次側制御回路は、ある時定数に従って前記
駆動回路を作動させる作動信号を発生する作動信号発生
部と、該作動信号発生部の時定数を変化させる前記フォ
トカプラーの受光素子と、前記制御巻線にフライバック
電圧が発生している期間は前記作動信号の発生を阻止す
る制御素子とを有する構成としてもよい。
び二次側制御回路とで構成し、前記二次側制御回路は、
前記直流出力を検出する検出部と、該検出部の検出結果
に応じて光量の変化するフォトカプラーの発光素子とを
有し、前記一次側制御回路は、ある時定数に従って前記
駆動回路を作動させる作動信号を発生する作動信号発生
部と、該作動信号発生部の時定数を変化させる前記フォ
トカプラーの受光素子と、前記制御巻線にフライバック
電圧が発生している期間は前記作動信号の発生を阻止す
る制御素子とを有する構成としてもよい。
【０００９】
【作用】本発明の自励フライバックコンバータにおいて
は、駆動回路でメインスイッチング素子をオン駆動する
駆動パルスを出力して、該メインスイッチング素子でト
ランスの一次巻線の電流をオン、オフし、前記トランス
の二次巻線に誘起したフライバック電圧を整流、平滑し
て直流出力を得ている。そして、その直流出力の大きさ
を制御回路で検出し、当該直流出力に応じて前記駆動回
路のオフ期間を制御、すなわち、次の駆動パルスを出す
タイミングを制御するとともに、前記トランスの制御巻
線にフライバック電圧が発生している期間は前記駆動回
路による前記駆動パルスの発生を禁止している。制御回
路による駆動パルスを出すタイミングの制御は、軽負荷
時の場合、メインスイッチング素子のオフ期間を長くし
てスイッチング周波数を低周波化し、重負荷時の場合
は、メインスイッチング素子のオフ期間を短くしてスイ
ッチング周波数を高周波化している。従って、軽負荷時
は、単位時間当たりのメインスイッチング素子のスイッ
チング回数を少なくして電力損失を減少させることがで
き、効率の大幅な向上が図れる。また、重負荷時のスイ
ッチング周波数が最大のため、制御の安定化が容易であ
り、スイッチング周波数の高周波化による小型化を図る
ことができる。
は、駆動回路でメインスイッチング素子をオン駆動する
駆動パルスを出力して、該メインスイッチング素子でト
ランスの一次巻線の電流をオン、オフし、前記トランス
の二次巻線に誘起したフライバック電圧を整流、平滑し
て直流出力を得ている。そして、その直流出力の大きさ
を制御回路で検出し、当該直流出力に応じて前記駆動回
路のオフ期間を制御、すなわち、次の駆動パルスを出す
タイミングを制御するとともに、前記トランスの制御巻
線にフライバック電圧が発生している期間は前記駆動回
路による前記駆動パルスの発生を禁止している。制御回
路による駆動パルスを出すタイミングの制御は、軽負荷
時の場合、メインスイッチング素子のオフ期間を長くし
てスイッチング周波数を低周波化し、重負荷時の場合
は、メインスイッチング素子のオフ期間を短くしてスイ
ッチング周波数を高周波化している。従って、軽負荷時
は、単位時間当たりのメインスイッチング素子のスイッ
チング回数を少なくして電力損失を減少させることがで
き、効率の大幅な向上が図れる。また、重負荷時のスイ
ッチング周波数が最大のため、制御の安定化が容易であ
り、スイッチング周波数の高周波化による小型化を図る
ことができる。
【００１０】
【実施例】以下、本発明に係る自励フライバックコンバ
ータの実施例を図面に従って説明する。
ータの実施例を図面に従って説明する。
【００１１】図１は本発明の実施例を示す。この図にお
いて、Ｔはトランス、Ｑ１はメインスイッチング素子と
してのＭＯＳ−ＦＥＴであり、トランスＴは一次巻線Ｎ
ｐ、二次巻線Ｎｓ及び制御巻線Ｎｄを有している。直流
入力端子Ｐinとアース端子ＣＯＭ１間に直流電圧＋Ｖin
が供給され、フィルタ用チョークコイルＬ１、前記一次
巻線Ｎｐ及びＭＯＳ−ＦＥＴ Ｑ１の直列回路が、それ
らの直流入力端子Ｐinとアース端子ＣＯＭ１に通じるア
ースライン１０間に接続されている。また、チョークコ
イルＬ１と一次巻線Ｎｐとの接続点とアースライン１０
間にコンデンサＣ１が接続されている。前記ＭＯＳ−Ｆ
ＥＴ Ｑ１のゲートとアースライン１０との間には、抵
抗Ｒ１が設けられており、該ＭＯＳ−ＦＥＴ Ｑ１のゲ
ートにはこれをオン駆動するための駆動パルスを出力す
る駆動回路であるワンショットパルス発生回路（単安定
マルチバイブレータ）ＤＲＣが接続されている。そし
て、ＭＯＳ−ＦＥＴ Ｑ１は、ワンショットパルス発生
回路ＤＲＣの出力によって、トランスＴの一次巻線Ｎｐ
の電流をオン、オフするようになっている。さらに、ワ
ンショットパルス発生回路ＤＲＣの入力側には、該ワン
ショットパルス発生回路ＤＲＣの駆動パルス発生の時期
を制御する一次側制御回路ＣＴＬ１が接続されている。
トランスＴの二次側には、二次巻線Ｎｓに誘起したフラ
イバック電圧を整流平滑して直流出力を得るための整流
平滑回路が構成されているとともに、その直流出力電圧
を検出する検出部を有する二次側制御回路ＣＴＬ２が設
けられている。なお、一次側制御回路ＣＴＬ１には受光
素子としてのフォトトランジスタＰＣｔが、二次側制御
回路ＣＴＬ２には発光素子としての発光ダイオードＰＣ
ｄがそれぞれ設けられ、両者でフォトカプラーを構成し
ている。
いて、Ｔはトランス、Ｑ１はメインスイッチング素子と
してのＭＯＳ−ＦＥＴであり、トランスＴは一次巻線Ｎ
ｐ、二次巻線Ｎｓ及び制御巻線Ｎｄを有している。直流
入力端子Ｐinとアース端子ＣＯＭ１間に直流電圧＋Ｖin
が供給され、フィルタ用チョークコイルＬ１、前記一次
巻線Ｎｐ及びＭＯＳ−ＦＥＴ Ｑ１の直列回路が、それ
らの直流入力端子Ｐinとアース端子ＣＯＭ１に通じるア
ースライン１０間に接続されている。また、チョークコ
イルＬ１と一次巻線Ｎｐとの接続点とアースライン１０
間にコンデンサＣ１が接続されている。前記ＭＯＳ−Ｆ
ＥＴ Ｑ１のゲートとアースライン１０との間には、抵
抗Ｒ１が設けられており、該ＭＯＳ−ＦＥＴ Ｑ１のゲ
ートにはこれをオン駆動するための駆動パルスを出力す
る駆動回路であるワンショットパルス発生回路（単安定
マルチバイブレータ）ＤＲＣが接続されている。そし
て、ＭＯＳ−ＦＥＴ Ｑ１は、ワンショットパルス発生
回路ＤＲＣの出力によって、トランスＴの一次巻線Ｎｐ
の電流をオン、オフするようになっている。さらに、ワ
ンショットパルス発生回路ＤＲＣの入力側には、該ワン
ショットパルス発生回路ＤＲＣの駆動パルス発生の時期
を制御する一次側制御回路ＣＴＬ１が接続されている。
トランスＴの二次側には、二次巻線Ｎｓに誘起したフラ
イバック電圧を整流平滑して直流出力を得るための整流
平滑回路が構成されているとともに、その直流出力電圧
を検出する検出部を有する二次側制御回路ＣＴＬ２が設
けられている。なお、一次側制御回路ＣＴＬ１には受光
素子としてのフォトトランジスタＰＣｔが、二次側制御
回路ＣＴＬ２には発光素子としての発光ダイオードＰＣ
ｄがそれぞれ設けられ、両者でフォトカプラーを構成し
ている。
【００１２】前記トランスＴの一次巻線ＮｐとＭＯＳ−
ＦＥＴ Ｑ１のドレインとの接続点に整流用ダイオード
Ｄ１が接続され、このダイオードＤ１のカソード側が正
電圧供給ライン１１となり、該正電圧供給ライン１１と
アースライン１０間にコンデンサＣ２が接続されてい
る。この正電圧供給ライン１１から所定の直流正電圧を
ワンショットパルス発生回路ＤＲＣと一次側制御回路Ｃ
ＴＬ１に供給している。トランスＴの二次巻線Ｎｓに接
続されている整流平滑回路は、二次巻線Ｎｓに誘起した
フライバック電圧を整流平滑するものであり、整流用ダ
イオードＤ５、平滑用コンデンサＣ４，Ｃ５及び平滑用
チョークコイルＬ２から構成されており、コンデンサＣ
５の両端の電圧が直流出力電圧＋Ｖoutとして正側出力
端子Ｐout、負側出力端子ＣＯＭ２間に出力されるよう
になっている。また、この出力端子Ｐout,ＣＯＭ２間に
は、前記二次側制御回路ＣＴＬ２が接続されている。
ＦＥＴ Ｑ１のドレインとの接続点に整流用ダイオード
Ｄ１が接続され、このダイオードＤ１のカソード側が正
電圧供給ライン１１となり、該正電圧供給ライン１１と
アースライン１０間にコンデンサＣ２が接続されてい
る。この正電圧供給ライン１１から所定の直流正電圧を
ワンショットパルス発生回路ＤＲＣと一次側制御回路Ｃ
ＴＬ１に供給している。トランスＴの二次巻線Ｎｓに接
続されている整流平滑回路は、二次巻線Ｎｓに誘起した
フライバック電圧を整流平滑するものであり、整流用ダ
イオードＤ５、平滑用コンデンサＣ４，Ｃ５及び平滑用
チョークコイルＬ２から構成されており、コンデンサＣ
５の両端の電圧が直流出力電圧＋Ｖoutとして正側出力
端子Ｐout、負側出力端子ＣＯＭ２間に出力されるよう
になっている。また、この出力端子Ｐout,ＣＯＭ２間に
は、前記二次側制御回路ＣＴＬ２が接続されている。
【００１３】前記ワンショットパルス発生回路ＤＲＣ
は、メインスイッチング素子であるＭＯＳ−ＦＥＴ Ｑ
１をオン駆動する駆動パルスを出力する駆動回路であ
り、ＭＯＳ−ＦＥＴ Ｑ１をオン駆動する一定幅の駆動
パルスを出力した後、直ちに該ＭＯＳ−ＦＥＴ Ｑ１を
オフ駆動するものである。該ワンショットパルス発生回
路ＤＲＣは、高入力インピーダンスを低出力インピーダ
ンスに変換するためにトーテムポール接続されたＮＰＮ
型トランジスタＱ２とＰＮＰ型トランジスタＱ３を有す
るとともに、これらの前段に２つのＮＡＮＤゲートＱ
４，Ｑ５、抵抗Ｒ２，Ｒ３、コンデンサＣ３、ＭＯＳ−
ＦＥＴ Ｑ６及びＦＥＴ Ｑ１０からなる単安定マルチバ
イブレータを有している。前記トランジスタＱ２とトラ
ンジスタＱ３はそれぞれのベース同士、エミッタ同士が
接続され、ベースはＮＡＮＤゲートＱ４の出力端に接続
され、エミッタはＭＯＳ−ＦＥＴ Ｑ１のゲートに接続
されている。また、２つのＮＡＮＤゲートＱ４，Ｑ５は
それぞれ一方の入力端が正電圧供給ライン１１に接続さ
れ、ハイレベルに維持されており、ＮＡＮＤゲートＱ４
の他方の入力端とＮＡＮＤゲートＱ５の出力端が接続さ
れている。ＮＡＮＤゲートＱ５の他方の入力端５とアー
スライン１０間にはＭＯＳ−ＦＥＴ Ｑ６が接続され、
ＮＡＮＤゲートＱ４の出力端と、ＦＥＴ Ｑ１０のゲー
ト間には、前記抵抗Ｒ２が接続され、ＮＡＮＤゲートＱ
４の出力端と、ＦＥＴ Ｑ１０のドレイン間には、前記
抵抗Ｒ３が接続されている。そして、ＦＥＴ Ｑ１０の
ソースがＭＯＳ−ＦＥＴ Ｑ６のゲートに接続され、Ｆ
ＥＴ Ｑ１０のソースとアースライン１０間にコンデン
サＣ３が接続されている。なお、抵抗Ｒ３、ＦＥＴ Ｑ
１０及びコンデンサＣ３は時定数回路を構成している。
は、メインスイッチング素子であるＭＯＳ−ＦＥＴ Ｑ
１をオン駆動する駆動パルスを出力する駆動回路であ
り、ＭＯＳ−ＦＥＴ Ｑ１をオン駆動する一定幅の駆動
パルスを出力した後、直ちに該ＭＯＳ−ＦＥＴ Ｑ１を
オフ駆動するものである。該ワンショットパルス発生回
路ＤＲＣは、高入力インピーダンスを低出力インピーダ
ンスに変換するためにトーテムポール接続されたＮＰＮ
型トランジスタＱ２とＰＮＰ型トランジスタＱ３を有す
るとともに、これらの前段に２つのＮＡＮＤゲートＱ
４，Ｑ５、抵抗Ｒ２，Ｒ３、コンデンサＣ３、ＭＯＳ−
ＦＥＴ Ｑ６及びＦＥＴ Ｑ１０からなる単安定マルチバ
イブレータを有している。前記トランジスタＱ２とトラ
ンジスタＱ３はそれぞれのベース同士、エミッタ同士が
接続され、ベースはＮＡＮＤゲートＱ４の出力端に接続
され、エミッタはＭＯＳ−ＦＥＴ Ｑ１のゲートに接続
されている。また、２つのＮＡＮＤゲートＱ４，Ｑ５は
それぞれ一方の入力端が正電圧供給ライン１１に接続さ
れ、ハイレベルに維持されており、ＮＡＮＤゲートＱ４
の他方の入力端とＮＡＮＤゲートＱ５の出力端が接続さ
れている。ＮＡＮＤゲートＱ５の他方の入力端５とアー
スライン１０間にはＭＯＳ−ＦＥＴ Ｑ６が接続され、
ＮＡＮＤゲートＱ４の出力端と、ＦＥＴ Ｑ１０のゲー
ト間には、前記抵抗Ｒ２が接続され、ＮＡＮＤゲートＱ
４の出力端と、ＦＥＴ Ｑ１０のドレイン間には、前記
抵抗Ｒ３が接続されている。そして、ＦＥＴ Ｑ１０の
ソースがＭＯＳ−ＦＥＴ Ｑ６のゲートに接続され、Ｆ
ＥＴ Ｑ１０のソースとアースライン１０間にコンデン
サＣ３が接続されている。なお、抵抗Ｒ３、ＦＥＴ Ｑ
１０及びコンデンサＣ３は時定数回路を構成している。
【００１４】ここで、上記ワンショットパルス発生回路
ＤＲＣの動作について述べる。ＮＡＮＤゲートＱ５の入
力端５にハイレベルの信号が入力されると、ＮＡＮＤゲ
ートＱ５の出力端はローレベルになり、ＮＡＮＤゲート
Ｑ４の出力端からはハイレベルの信号が出力される。こ
のハイレベルの信号は、トランジスタＱ２及びトランジ
スタＱ３のベースにそれぞれ入力され、トランジスタＱ
２がオン、トランジスタＱ３がオフし、オン状態のトラ
ンジスタＱ２を通して正電圧供給ライン１１の電圧がＭ
ＯＳ−ＦＥＴ Ｑ１のゲートへ駆動信号として印加され
る。そして、ＮＡＮＤゲートＱ４の出力端がハイレベル
になった場合、前記時定数回路において、ハイレベル信
号は抵抗Ｒ２を経てＦＥＴ Ｑ１０のゲートに加わり該
ＦＥＴ Ｑ１０はオン状態になり、抵抗Ｒ３、ＦＥＴ Ｑ
１０のドレイン、ソースの経路で電流が流れ、コンデン
サＣ３を充電する。前記時定数回路の持つある充電時定
数で定まった時間が経過してコンデンサＣ３の両端の電
圧、つまりＭＯＳ−ＦＥＴＱ６のゲート電圧が一定レベ
ルに達するとＭＯＳ−ＦＥＴ Ｑ６がオンする。そし
て、ＮＡＮＤゲートＱ５の入力端５がローレベルに変わ
る。ＮＡＮＤゲートＱ５の入力端５がローレベルに変わ
ると、ＮＡＮＤゲートＱ５の出力端はハイレベルにな
り、ＮＡＮＤゲートＱ４の出力端からはローレベルの信
号が出力される。このローレベルの信号は、トランジス
タＱ２及びトランジスタＱ３をターンオフし、両者のエ
ミッタからは駆動信号は出力されなくなる。ＮＡＮＤゲ
ートＱ４の出力端がローレベルになった場合、ＦＥＴ
Ｑ１０はオフ状態になる。その後コンデンサＣ３が放電
してこのＭＯＳ−ＦＥＴ Ｑ６がオフ状態に戻ると、Ｎ
ＡＮＤゲートＱ５の入力端５は、入力待機状態になる。
ＤＲＣの動作について述べる。ＮＡＮＤゲートＱ５の入
力端５にハイレベルの信号が入力されると、ＮＡＮＤゲ
ートＱ５の出力端はローレベルになり、ＮＡＮＤゲート
Ｑ４の出力端からはハイレベルの信号が出力される。こ
のハイレベルの信号は、トランジスタＱ２及びトランジ
スタＱ３のベースにそれぞれ入力され、トランジスタＱ
２がオン、トランジスタＱ３がオフし、オン状態のトラ
ンジスタＱ２を通して正電圧供給ライン１１の電圧がＭ
ＯＳ−ＦＥＴ Ｑ１のゲートへ駆動信号として印加され
る。そして、ＮＡＮＤゲートＱ４の出力端がハイレベル
になった場合、前記時定数回路において、ハイレベル信
号は抵抗Ｒ２を経てＦＥＴ Ｑ１０のゲートに加わり該
ＦＥＴ Ｑ１０はオン状態になり、抵抗Ｒ３、ＦＥＴ Ｑ
１０のドレイン、ソースの経路で電流が流れ、コンデン
サＣ３を充電する。前記時定数回路の持つある充電時定
数で定まった時間が経過してコンデンサＣ３の両端の電
圧、つまりＭＯＳ−ＦＥＴＱ６のゲート電圧が一定レベ
ルに達するとＭＯＳ−ＦＥＴ Ｑ６がオンする。そし
て、ＮＡＮＤゲートＱ５の入力端５がローレベルに変わ
る。ＮＡＮＤゲートＱ５の入力端５がローレベルに変わ
ると、ＮＡＮＤゲートＱ５の出力端はハイレベルにな
り、ＮＡＮＤゲートＱ４の出力端からはローレベルの信
号が出力される。このローレベルの信号は、トランジス
タＱ２及びトランジスタＱ３をターンオフし、両者のエ
ミッタからは駆動信号は出力されなくなる。ＮＡＮＤゲ
ートＱ４の出力端がローレベルになった場合、ＦＥＴ
Ｑ１０はオフ状態になる。その後コンデンサＣ３が放電
してこのＭＯＳ−ＦＥＴ Ｑ６がオフ状態に戻ると、Ｎ
ＡＮＤゲートＱ５の入力端５は、入力待機状態になる。
【００１５】このように、ワンショットパルス発生回路
ＤＲＣのＮＡＮＤゲートＱ５の入力端５にハイレベルの
信号が入力されてワンショットパルス発生回路ＤＲＣの
出力がハイレベルとなってから、ＭＯＳ−ＦＥＴ Ｑ６
がオンし、ＮＡＮＤゲートＱ５の入力端５がローレベル
に変わってワンショットパルス発生回路ＤＲＣの出力が
ローレベルに下がるまでには、コンデンサＣ３での充電
時定数により時間差が生じる。従って、ワンショットパ
ルス発生回路ＤＲＣは、ＭＯＳ−ＦＥＴ Ｑ１をオン駆
動する一定幅の駆動パルス（ワンショットパルス）を出
力でき、その後、直ちに前記ＭＯＳ−ＦＥＴ Ｑ１をオ
フ駆動することができる。なお、この駆動パルスの発生
は、コンデンサＣ３の値を調整することで任意のパルス
幅を得ることができる。
ＤＲＣのＮＡＮＤゲートＱ５の入力端５にハイレベルの
信号が入力されてワンショットパルス発生回路ＤＲＣの
出力がハイレベルとなってから、ＭＯＳ−ＦＥＴ Ｑ６
がオンし、ＮＡＮＤゲートＱ５の入力端５がローレベル
に変わってワンショットパルス発生回路ＤＲＣの出力が
ローレベルに下がるまでには、コンデンサＣ３での充電
時定数により時間差が生じる。従って、ワンショットパ
ルス発生回路ＤＲＣは、ＭＯＳ−ＦＥＴ Ｑ１をオン駆
動する一定幅の駆動パルス（ワンショットパルス）を出
力でき、その後、直ちに前記ＭＯＳ−ＦＥＴ Ｑ１をオ
フ駆動することができる。なお、この駆動パルスの発生
は、コンデンサＣ３の値を調整することで任意のパルス
幅を得ることができる。
【００１６】前記一次側制御回路ＣＴＬ１は、トランス
Ｔの二次側の直流出力に応じて前記ワンショットパルス
発生回路ＤＲＣの駆動パルス発生時期を制御するととも
に、トランスＴの制御巻線Ｎｄにフライバック電圧が発
生している期間は前記ワンショットパルス発生回路ＤＲ
Ｃによる駆動パルスの発生を禁止するものであって、フ
ォトトランジスタＰＣｔ、ダイオードＤ２，Ｄ３，Ｄ
４、抵抗Ｒ４，Ｒ５、ＭＯＳ−ＦＥＴ Ｑ７，Ｑ８及び
ＦＥＴＱ９で構成されている。
Ｔの二次側の直流出力に応じて前記ワンショットパルス
発生回路ＤＲＣの駆動パルス発生時期を制御するととも
に、トランスＴの制御巻線Ｎｄにフライバック電圧が発
生している期間は前記ワンショットパルス発生回路ＤＲ
Ｃによる駆動パルスの発生を禁止するものであって、フ
ォトトランジスタＰＣｔ、ダイオードＤ２，Ｄ３，Ｄ
４、抵抗Ｒ４，Ｒ５、ＭＯＳ−ＦＥＴ Ｑ７，Ｑ８及び
ＦＥＴＱ９で構成されている。
【００１７】前記抵抗Ｒ５、ＦＥＴ Ｑ９、ダイオード
Ｄ２の直列回路は正電圧供給ライン１１とＮＡＮＤゲー
トＱ５の入力端５間に接続されている。すなわち、ダイ
オードＤ２のカソードは、一次側制御回路ＣＴＬ１の出
力端として前記ワンショットパルス発生回路ＤＲＣのＮ
ＡＮＤゲートＱ５の入力端５に接続されている。前記Ｆ
ＥＴ Ｑ９のゲートは正電圧供給ライン１１に接続され
ている。前記ＭＯＳ−ＦＥＴ Ｑ７，Ｑ８は、特性の揃
った同一チップであり、ともにゲートが共通に抵抗Ｒ４
を介して正電圧供給ライン１１に接続され、ＭＯＳ−Ｆ
ＥＴ Ｑ７のドレインは前記ダイオードＤ２のアノード
に接続され、ＭＯＳ−ＦＥＴ Ｑ７のソースはダイオー
ドＤ３を介し制御巻線Ｎｄの一端に接続されている。ま
た、ＭＯＳ−ＦＥＴ Ｑ８のドレインはゲートと共に抵
抗Ｒ４に接続されており、ソースはダイオードＤ４を介
しアースライン１０に接続されている。これらのＭＯＳ
−ＦＥＴ Ｑ７，Ｑ８は、ゲート電圧が同電位であり、
ダイオードＤ３，Ｄ４のカソード側の電位が低い方のＭ
ＯＳ−ＦＥＴがオンになるようになっている。
Ｄ２の直列回路は正電圧供給ライン１１とＮＡＮＤゲー
トＱ５の入力端５間に接続されている。すなわち、ダイ
オードＤ２のカソードは、一次側制御回路ＣＴＬ１の出
力端として前記ワンショットパルス発生回路ＤＲＣのＮ
ＡＮＤゲートＱ５の入力端５に接続されている。前記Ｆ
ＥＴ Ｑ９のゲートは正電圧供給ライン１１に接続され
ている。前記ＭＯＳ−ＦＥＴ Ｑ７，Ｑ８は、特性の揃
った同一チップであり、ともにゲートが共通に抵抗Ｒ４
を介して正電圧供給ライン１１に接続され、ＭＯＳ−Ｆ
ＥＴ Ｑ７のドレインは前記ダイオードＤ２のアノード
に接続され、ＭＯＳ−ＦＥＴ Ｑ７のソースはダイオー
ドＤ３を介し制御巻線Ｎｄの一端に接続されている。ま
た、ＭＯＳ−ＦＥＴ Ｑ８のドレインはゲートと共に抵
抗Ｒ４に接続されており、ソースはダイオードＤ４を介
しアースライン１０に接続されている。これらのＭＯＳ
−ＦＥＴ Ｑ７，Ｑ８は、ゲート電圧が同電位であり、
ダイオードＤ３，Ｄ４のカソード側の電位が低い方のＭ
ＯＳ−ＦＥＴがオンになるようになっている。
【００１８】なお、一次側制御回路ＣＴＬ１出力側に接
続されているＮＡＮＤゲートＱ５の入力端側（ダイオー
ドＤ２のカソード側）と、アースライン１０との間に
は、図１中に点線で示すように、浮遊容量Ｃ０が存在
し、抵抗Ｒ５、ＦＥＴ Ｑ９、ダイオードＤ２の直列回
路のインピーダンスと浮遊容量ＣＯとで時定数回路を構
成し、前記ワンショットパルス発生回路ＤＲＣを作動さ
せる作動信号を発生する作動信号発生部として機能す
る。
続されているＮＡＮＤゲートＱ５の入力端側（ダイオー
ドＤ２のカソード側）と、アースライン１０との間に
は、図１中に点線で示すように、浮遊容量Ｃ０が存在
し、抵抗Ｒ５、ＦＥＴ Ｑ９、ダイオードＤ２の直列回
路のインピーダンスと浮遊容量ＣＯとで時定数回路を構
成し、前記ワンショットパルス発生回路ＤＲＣを作動さ
せる作動信号を発生する作動信号発生部として機能す
る。
【００１９】ここで、上記一次側制御回路ＣＴＬ１の動
作について述べる。まず、受光素子のフォトトランジス
タＰＣｔが受光していないオフ状態の場合、オン状態の
ＦＥＴ Ｑ９を通してダイオードＤ２に電流を流そうと
する。このとき、ダイオードＤ２のカソード側（出力
端）の信号レベルは、制御巻線Ｎｄの状態により以下の
ようになる。
作について述べる。まず、受光素子のフォトトランジス
タＰＣｔが受光していないオフ状態の場合、オン状態の
ＦＥＴ Ｑ９を通してダイオードＤ２に電流を流そうと
する。このとき、ダイオードＤ２のカソード側（出力
端）の信号レベルは、制御巻線Ｎｄの状態により以下の
ようになる。
【００２０】制御巻線ＮｄのダイオードＤ３接続端にフ
ライバック電圧（負の電圧）が誘起している場合、アー
スライン１０に接続されているダイオードＤ４のカソー
ド側の電位よりも、制御巻線Ｎｄに接続されているダイ
オードＤ３のカソード側の電位の方が低いため、ＭＯＳ
−ＦＥＴ Ｑ７がオン状態になる。従って、ＦＥＴ Ｑ９
から供給される電流は、ＭＯＳ−ＦＥＴ Ｑ７に流れ、
ダイオードＤ２のカソードとアースライン１０間の電圧
は所定の一定レベル以下（ローレベル）に維持される。
すなわち、ワンショットパルス発生回路ＤＲＣの入力端
５においてローレベル信号として認識され、制御巻線Ｎ
ｄにフライバック電圧が発生している期間中は前記ワン
ショットパルス発生回路ＤＲＣによる駆動パルスの発生
を禁止する。
ライバック電圧（負の電圧）が誘起している場合、アー
スライン１０に接続されているダイオードＤ４のカソー
ド側の電位よりも、制御巻線Ｎｄに接続されているダイ
オードＤ３のカソード側の電位の方が低いため、ＭＯＳ
−ＦＥＴ Ｑ７がオン状態になる。従って、ＦＥＴ Ｑ９
から供給される電流は、ＭＯＳ−ＦＥＴ Ｑ７に流れ、
ダイオードＤ２のカソードとアースライン１０間の電圧
は所定の一定レベル以下（ローレベル）に維持される。
すなわち、ワンショットパルス発生回路ＤＲＣの入力端
５においてローレベル信号として認識され、制御巻線Ｎ
ｄにフライバック電圧が発生している期間中は前記ワン
ショットパルス発生回路ＤＲＣによる駆動パルスの発生
を禁止する。
【００２１】フライバック電圧が消失して制御巻線Ｎｄ
に正の電圧が誘起している場合、アースライン１０に接
続されているダイオードＤ４のカソード側の電位より
も、制御巻線Ｎｄに接続されているダイオードＤ３のカ
ソード側の電位の方が高いため、ＭＯＳ−ＦＥＴ Ｑ７
はオフ状態になる。従って、ＦＥＴ Ｑ９から供給され
る電流は、ダイオードＤ２に流れ、ダイオードＤ２のカ
ソードとアースライン１０との間の浮遊容量Ｃ０を充電
し、該ダイオードＤ２のカソードとアースライン１０間
の電圧が所定の一定レベル以上になると、ワンショット
パルス発生回路ＤＲＣの入力端５においてハイレベルの
作動信号として認識される。
に正の電圧が誘起している場合、アースライン１０に接
続されているダイオードＤ４のカソード側の電位より
も、制御巻線Ｎｄに接続されているダイオードＤ３のカ
ソード側の電位の方が高いため、ＭＯＳ−ＦＥＴ Ｑ７
はオフ状態になる。従って、ＦＥＴ Ｑ９から供給され
る電流は、ダイオードＤ２に流れ、ダイオードＤ２のカ
ソードとアースライン１０との間の浮遊容量Ｃ０を充電
し、該ダイオードＤ２のカソードとアースライン１０間
の電圧が所定の一定レベル以上になると、ワンショット
パルス発生回路ＤＲＣの入力端５においてハイレベルの
作動信号として認識される。
【００２２】また、受光素子のフォトトランジスタＰＣ
ｔが二次側制御回路ＣＴＬ２の発光ダイオードＰＣｄか
らの光を受光していて導通状態の場合、フォトトランジ
スタＰＣｔに流れる電流の増加にともないＦＥＴ Ｑ９
に流れる電流は減少し、ダイオードＤ２へ流れる電流が
減少する。従って、浮遊容量Ｃ０の充電に時間がかか
り、オフ期間が長くなるようになっている。
ｔが二次側制御回路ＣＴＬ２の発光ダイオードＰＣｄか
らの光を受光していて導通状態の場合、フォトトランジ
スタＰＣｔに流れる電流の増加にともないＦＥＴ Ｑ９
に流れる電流は減少し、ダイオードＤ２へ流れる電流が
減少する。従って、浮遊容量Ｃ０の充電に時間がかか
り、オフ期間が長くなるようになっている。
【００２３】なお、前記浮遊容量Ｃ０充電のための所要
時間は、充電時定数に関係する抵抗Ｒ５，ＦＥＴ Ｑ
９，ダイオードＤ２の直列回路のインピーダンスを変え
ることで適切に設定できる。
時間は、充電時定数に関係する抵抗Ｒ５，ＦＥＴ Ｑ
９，ダイオードＤ２の直列回路のインピーダンスを変え
ることで適切に設定できる。
【００２４】前記二次側制御回路ＣＴＬ２は、前記整流
平滑回路の出力端子Ｐout,ＣＯＭ２間に接続されて直流
出力電圧を検出するものであり、前記整流平滑回路の直
流出力電圧がある設定電圧値を越えたことを検出部で検
出し、この検出結果に基づき発光ダイオードＰＣｄが発
光するようになっている。この二次側制御回路ＣＴＬ２
は、検出部を成す３端子ツェナーＱ１１、コンデンサＣ
６、抵抗Ｒ６乃至Ｒ１１と、検出部の３端子ツェナーＱ
１１が導通したときに発光する発光ダイオードＰＣｄと
で構成されている。抵抗Ｒ６，Ｒ８，Ｒ１１は、分圧の
ために出力端子Ｐout,ＣＯＭ２間に直列に接続され、こ
の直列接続と並列になる如く、発光ダイオードＰＣｄ、
抵抗Ｒ１０及び３端子ツェナーＱ１１が接続され、さら
に、抵抗Ｒ７が発光ダイオードＰＣｄと並列に接続され
ている。前記検出部の３端子ツェナーＱ１１のカソード
と抵抗Ｒ１０の接続点と、抵抗Ｒ８，Ｒ１１の接続点と
の間にコンデンサＣ６と抵抗Ｒ９とが直列接続されてお
り、３端子ツェナーＱ１１のゲートは抵抗Ｒ８，Ｒ１１
の接続点に接続されている。
平滑回路の出力端子Ｐout,ＣＯＭ２間に接続されて直流
出力電圧を検出するものであり、前記整流平滑回路の直
流出力電圧がある設定電圧値を越えたことを検出部で検
出し、この検出結果に基づき発光ダイオードＰＣｄが発
光するようになっている。この二次側制御回路ＣＴＬ２
は、検出部を成す３端子ツェナーＱ１１、コンデンサＣ
６、抵抗Ｒ６乃至Ｒ１１と、検出部の３端子ツェナーＱ
１１が導通したときに発光する発光ダイオードＰＣｄと
で構成されている。抵抗Ｒ６，Ｒ８，Ｒ１１は、分圧の
ために出力端子Ｐout,ＣＯＭ２間に直列に接続され、こ
の直列接続と並列になる如く、発光ダイオードＰＣｄ、
抵抗Ｒ１０及び３端子ツェナーＱ１１が接続され、さら
に、抵抗Ｒ７が発光ダイオードＰＣｄと並列に接続され
ている。前記検出部の３端子ツェナーＱ１１のカソード
と抵抗Ｒ１０の接続点と、抵抗Ｒ８，Ｒ１１の接続点と
の間にコンデンサＣ６と抵抗Ｒ９とが直列接続されてお
り、３端子ツェナーＱ１１のゲートは抵抗Ｒ８，Ｒ１１
の接続点に接続されている。
【００２５】ここで、上記二次側制御回路ＣＴＬ２の動
作について述べる。前記３端子ツェナーＱ１１は、ゲー
ト電圧（分圧用の抵抗Ｒ１１の両端にかかる電圧）があ
る一定値より大きくなると、カソードとアノード間が導
通するようになっており、抵抗Ｒ１１を適切な値として
前記直流出力電圧が前記設定電圧値を越えると、３端子
ツェナーＱ１１が導通して発光ダイオードＰＣｄが発光
するように設定しておく。この二次側制御回路ＣＴＬ２
の発光ダイオードＰＣｄの光は一次側制御回路ＣＴＬ１
のフォトトランジスタＰＣｔで受光され、発光ダイオー
ドＰＣｄとフォトトランジスタＰＣｔの組であるフォト
カプラーで二次側制御回路ＣＴＬ２と一次側制御回路Ｃ
ＴＬ１とが結合されている。
作について述べる。前記３端子ツェナーＱ１１は、ゲー
ト電圧（分圧用の抵抗Ｒ１１の両端にかかる電圧）があ
る一定値より大きくなると、カソードとアノード間が導
通するようになっており、抵抗Ｒ１１を適切な値として
前記直流出力電圧が前記設定電圧値を越えると、３端子
ツェナーＱ１１が導通して発光ダイオードＰＣｄが発光
するように設定しておく。この二次側制御回路ＣＴＬ２
の発光ダイオードＰＣｄの光は一次側制御回路ＣＴＬ１
のフォトトランジスタＰＣｔで受光され、発光ダイオー
ドＰＣｄとフォトトランジスタＰＣｔの組であるフォト
カプラーで二次側制御回路ＣＴＬ２と一次側制御回路Ｃ
ＴＬ１とが結合されている。
【００２６】次に、図１の実施例の全体的動作について
説明する。
説明する。
【００２７】まず、一次側制御回路ＣＴＬ１内の抵抗Ｒ
５、ＦＥＴ Ｑ９、ダイオードＤ２の経路でＮＡＮＤゲ
ートＱ５の入力端側の浮遊容量Ｃ０が充電されていき、
ワンショットパルス発生回路ＤＲＣ内のＮＡＮＤゲート
Ｑ５の入力端５がハイレベルになると（このとき、既に
フライバック電圧が消失していてＭＯＳ−ＦＥＴ Ｑ７
がオフ状態であるとする）、ＮＡＮＤゲートＱ４の出力
端からはハイレベルの信号が出力され、トランジスタＱ
２がオン、トランジスタＱ３がオフし、ワンショットパ
ルス発生回路ＤＲＣからＭＯＳ−ＦＥＴ Ｑ１のゲート
へオン駆動のための駆動パルスが出力される。ＭＯＳ−
ＦＥＴ Ｑ１のゲートに入力された駆動パルスによって
ＭＯＳ−ＦＥＴ Ｑ１がターンオンすると、トランスＴ
の一次巻線Ｎｐに電流が流れ、制御巻線Ｎｄのダイオー
ドＤ３の接続端には正の誘起電圧が生じる。このとき、
一次側制御回路ＣＴＬ１のＭＯＳ−ＦＥＴ Ｑ７はオフ
状態であり、ワンショットパルス発生回路ＤＲＣ内のコ
ンデンサＣ３の両端の電圧がＭＯＳ−ＦＥＴ Ｑ６のゲ
ート、ソース間の閾値を越えるまで前記駆動パルスのハ
イレベル状態が維持され、ＭＯＳ−ＦＥＴ Ｑ６がター
ンオンした後ワンショットパルス発生回路ＤＲＣの出力
はローレベルとなり、ＭＯＳ−ＦＥＴ Ｑ１はターンオ
フする。
５、ＦＥＴ Ｑ９、ダイオードＤ２の経路でＮＡＮＤゲ
ートＱ５の入力端側の浮遊容量Ｃ０が充電されていき、
ワンショットパルス発生回路ＤＲＣ内のＮＡＮＤゲート
Ｑ５の入力端５がハイレベルになると（このとき、既に
フライバック電圧が消失していてＭＯＳ−ＦＥＴ Ｑ７
がオフ状態であるとする）、ＮＡＮＤゲートＱ４の出力
端からはハイレベルの信号が出力され、トランジスタＱ
２がオン、トランジスタＱ３がオフし、ワンショットパ
ルス発生回路ＤＲＣからＭＯＳ−ＦＥＴ Ｑ１のゲート
へオン駆動のための駆動パルスが出力される。ＭＯＳ−
ＦＥＴ Ｑ１のゲートに入力された駆動パルスによって
ＭＯＳ−ＦＥＴ Ｑ１がターンオンすると、トランスＴ
の一次巻線Ｎｐに電流が流れ、制御巻線Ｎｄのダイオー
ドＤ３の接続端には正の誘起電圧が生じる。このとき、
一次側制御回路ＣＴＬ１のＭＯＳ−ＦＥＴ Ｑ７はオフ
状態であり、ワンショットパルス発生回路ＤＲＣ内のコ
ンデンサＣ３の両端の電圧がＭＯＳ−ＦＥＴ Ｑ６のゲ
ート、ソース間の閾値を越えるまで前記駆動パルスのハ
イレベル状態が維持され、ＭＯＳ−ＦＥＴ Ｑ６がター
ンオンした後ワンショットパルス発生回路ＤＲＣの出力
はローレベルとなり、ＭＯＳ−ＦＥＴ Ｑ１はターンオ
フする。
【００２８】そして、ＭＯＳ−ＦＥＴ Ｑ１のオン期間
にトランスＴに蓄えられた励磁エネルギは、ＭＯＳ−Ｆ
ＥＴＱ１のオフ期間に二次巻線Ｎｓ側より放出される。
すなわち、ＭＯＳ−ＦＥＴ Ｑ１のオフ期間に二次巻線
Ｎｓに生じるフライバック電圧は整流用ダイオードＤ５
と平滑用コンデンサＣ４，Ｃ５とからなる整流平滑回路
で整流平滑されて出力端子Ｐout,ＣＯＭ２間に直流出力
電圧＋Ｖoutとして出力される。
にトランスＴに蓄えられた励磁エネルギは、ＭＯＳ−Ｆ
ＥＴＱ１のオフ期間に二次巻線Ｎｓ側より放出される。
すなわち、ＭＯＳ−ＦＥＴ Ｑ１のオフ期間に二次巻線
Ｎｓに生じるフライバック電圧は整流用ダイオードＤ５
と平滑用コンデンサＣ４，Ｃ５とからなる整流平滑回路
で整流平滑されて出力端子Ｐout,ＣＯＭ２間に直流出力
電圧＋Ｖoutとして出力される。
【００２９】また、ＭＯＳ−ＦＥＴ Ｑ１のターンオフ
後、前記制御巻線Ｎｄにはフライバック電圧が発生し、
制御巻線ＮｄのダイオードＤ３の接続端は負電圧とな
り、このフライバック電圧により、一次側制御回路ＣＴ
Ｌ１内のダイオードＤ３のカソード側の電位が低下し、
ＭＯＳ−ＦＥＴ Ｑ７がオン状態になり、ＮＡＮＤゲー
トＱ５の入力端５を強制的にローレベルに引き下げる。
すなわち、一次側制御回路ＣＴＬ１では制御巻線Ｎｄに
フライバック電圧が生じている間は、ＭＯＳ−ＦＥＴ
Ｑ１のオン駆動を禁止している。
後、前記制御巻線Ｎｄにはフライバック電圧が発生し、
制御巻線ＮｄのダイオードＤ３の接続端は負電圧とな
り、このフライバック電圧により、一次側制御回路ＣＴ
Ｌ１内のダイオードＤ３のカソード側の電位が低下し、
ＭＯＳ−ＦＥＴ Ｑ７がオン状態になり、ＮＡＮＤゲー
トＱ５の入力端５を強制的にローレベルに引き下げる。
すなわち、一次側制御回路ＣＴＬ１では制御巻線Ｎｄに
フライバック電圧が生じている間は、ＭＯＳ−ＦＥＴ
Ｑ１のオン駆動を禁止している。
【００３０】そして、トランスＴの励磁エネルギの放出
が終了しフライバック電圧が消滅すると、制御巻線Ｎｄ
のダイオードＤ３接続側は零電圧乃至正電圧となり、一
次側制御回路ＣＴＬ１のＭＯＳ−ＦＥＴ Ｑ７のドレイ
ン電圧が上昇し抵抗Ｒ５、ＦＥＴ Ｑ９、ダイオードＤ
２の経路でＮＡＮＤゲートＱ５の入力端側の浮遊容量Ｃ
０が充電されていき、ワンショットパルス発生回路ＤＲ
Ｃ内のＮＡＮＤゲートＱ５の入力端５がハイレベルとな
り、ワンショットパルス発生回路ＤＲＣからＭＯＳ−Ｆ
ＥＴ Ｑ１のゲートへオン駆動のための駆動パルスが出
力され、ＭＯＳ−ＦＥＴ Ｑ１が再びターンオンする。
以後同様のＭＯＳ−ＦＥＴ Ｑ１によるスイッチング動
作が繰り返される。
が終了しフライバック電圧が消滅すると、制御巻線Ｎｄ
のダイオードＤ３接続側は零電圧乃至正電圧となり、一
次側制御回路ＣＴＬ１のＭＯＳ−ＦＥＴ Ｑ７のドレイ
ン電圧が上昇し抵抗Ｒ５、ＦＥＴ Ｑ９、ダイオードＤ
２の経路でＮＡＮＤゲートＱ５の入力端側の浮遊容量Ｃ
０が充電されていき、ワンショットパルス発生回路ＤＲ
Ｃ内のＮＡＮＤゲートＱ５の入力端５がハイレベルとな
り、ワンショットパルス発生回路ＤＲＣからＭＯＳ−Ｆ
ＥＴ Ｑ１のゲートへオン駆動のための駆動パルスが出
力され、ＭＯＳ−ＦＥＴ Ｑ１が再びターンオンする。
以後同様のＭＯＳ−ＦＥＴ Ｑ１によるスイッチング動
作が繰り返される。
【００３１】ここで、出力端子Ｐout,ＣＯＭ２間の直流
出力電圧が設定電圧値以下の場合、二次側制御回路ＣＴ
Ｌ２の発光ダイオードＰＣｄは発光せず、一次側制御回
路ＣＴＬ１のフォトトランジスタＰＣｔは非導通であっ
て、ＦＥＴ Ｑ９の出力電流が大きく浮遊容量Ｃ０の充
電時間は短く、ＮＡＮＤゲートＱ５の入力端５電圧がハ
イレベルに達するのが早くなり、フライバック電圧消失
後のＭＯＳ−ＦＥＴＱ１のターンオンのタイミングは早
い。
出力電圧が設定電圧値以下の場合、二次側制御回路ＣＴ
Ｌ２の発光ダイオードＰＣｄは発光せず、一次側制御回
路ＣＴＬ１のフォトトランジスタＰＣｔは非導通であっ
て、ＦＥＴ Ｑ９の出力電流が大きく浮遊容量Ｃ０の充
電時間は短く、ＮＡＮＤゲートＱ５の入力端５電圧がハ
イレベルに達するのが早くなり、フライバック電圧消失
後のＭＯＳ−ＦＥＴＱ１のターンオンのタイミングは早
い。
【００３２】また、出力端子Ｐout,ＣＯＭ２間の直流出
力電圧が設定電圧値を越えると、二次側制御回路ＣＴＬ
２の発光ダイオードＰＣｄが発光して、一次側制御回路
ＣＴＬ１のフォトトランジスタＰＣｔは導通状態とな
り、ＦＥＴ Ｑ９の出力電流が減少し浮遊容量Ｃ０を充
電する電流が少ないため、ＮＡＮＤゲートＱ５の入力端
５電圧がハイレベルに達するまで時間がかかり、フライ
バック電圧消失後のＭＯＳ−ＦＥＴ Ｑ１のターンオン
のタイミングは遅くなり、前記直流出力電圧が低くなる
ように制御される。
力電圧が設定電圧値を越えると、二次側制御回路ＣＴＬ
２の発光ダイオードＰＣｄが発光して、一次側制御回路
ＣＴＬ１のフォトトランジスタＰＣｔは導通状態とな
り、ＦＥＴ Ｑ９の出力電流が減少し浮遊容量Ｃ０を充
電する電流が少ないため、ＮＡＮＤゲートＱ５の入力端
５電圧がハイレベルに達するまで時間がかかり、フライ
バック電圧消失後のＭＯＳ−ＦＥＴ Ｑ１のターンオン
のタイミングは遅くなり、前記直流出力電圧が低くなる
ように制御される。
【００３３】出力端子Ｐout,ＣＯＭ２間に接続された負
荷が軽負荷の場合、ＭＯＳ−ＦＥＴＱ１のターンオフ後
の二次側フライバック電圧を整流平滑して得られる直流
出力電圧＋Ｖoutの低下は緩やかであり、発光ダイオー
ドＰＣｄの発光期間は長くなり、それだけフライバック
電圧消失後の休止期間（フライバック電圧消失からＭＯ
Ｓ−ＦＥＴ Ｑ１のターンオンまでの期間）は長くな
る。負荷が重くなるのに従って前記直流出力電圧＋Ｖou
tの低下が早まり、前記休止期間は短くなって行く。
荷が軽負荷の場合、ＭＯＳ−ＦＥＴＱ１のターンオフ後
の二次側フライバック電圧を整流平滑して得られる直流
出力電圧＋Ｖoutの低下は緩やかであり、発光ダイオー
ドＰＣｄの発光期間は長くなり、それだけフライバック
電圧消失後の休止期間（フライバック電圧消失からＭＯ
Ｓ−ＦＥＴ Ｑ１のターンオンまでの期間）は長くな
る。負荷が重くなるのに従って前記直流出力電圧＋Ｖou
tの低下が早まり、前記休止期間は短くなって行く。
【００３４】ここで、図１の自励フライバックコンバー
タを用い、出力端子Ｐout,ＣＯＭ２間に負荷を接続した
ときの動作特性について、図２乃至図７で説明する。図
２乃至図７は、ＭＯＳ−ＦＥＴ Ｑ１のドレイン電圧波
形であって、縦軸は電圧、横軸は時間である。
タを用い、出力端子Ｐout,ＣＯＭ２間に負荷を接続した
ときの動作特性について、図２乃至図７で説明する。図
２乃至図７は、ＭＯＳ−ＦＥＴ Ｑ１のドレイン電圧波
形であって、縦軸は電圧、横軸は時間である。
【００３５】図２は、出力端子Ｐout,ＣＯＭ２間を短絡
した場合のドレイン電圧波形を示している。この場合、
フライバック電圧期間後にオン動作が行われているの
で、短絡保護が行われることになる。
した場合のドレイン電圧波形を示している。この場合、
フライバック電圧期間後にオン動作が行われているの
で、短絡保護が行われることになる。
【００３６】図３は、出力端子Ｐout,ＣＯＭ２間を無負
荷の状態（開放した場合）のドレイン電圧波形を示して
おり、フライバック電圧消失後の休止期間（フライバッ
ク電圧消失からＭＯＳ−ＦＥＴ Ｑ１のターンオンまで
の期間）が最も長くなっている。
荷の状態（開放した場合）のドレイン電圧波形を示して
おり、フライバック電圧消失後の休止期間（フライバッ
ク電圧消失からＭＯＳ−ＦＥＴ Ｑ１のターンオンまで
の期間）が最も長くなっている。
【００３７】図４は出力電流Ｉ0＝３５ｍＡ、図５は出
力電流Ｉ0＝７０ｍＡ、図６は出力電流Ｉ0＝１５０ｍ
Ａ、図７は出力電流Ｉ0＝３００ｍＡのときのドレイン
電圧波形をそれぞれ示す。これらの図から、無負荷乃至
軽負荷ではＭＯＳ−ＦＥＴ Ｑ１のスイッチング周波数
は低く、重負荷ではスイッチング周波数は高くなること
がわかる。
力電流Ｉ0＝７０ｍＡ、図６は出力電流Ｉ0＝１５０ｍ
Ａ、図７は出力電流Ｉ0＝３００ｍＡのときのドレイン
電圧波形をそれぞれ示す。これらの図から、無負荷乃至
軽負荷ではＭＯＳ−ＦＥＴ Ｑ１のスイッチング周波数
は低く、重負荷ではスイッチング周波数は高くなること
がわかる。
【００３８】図８は、本発明の実施例における自励フラ
イバックコンバータにかかる負荷による効率特性及び電
力損失特性を示すグラフである。この図において、
（イ）は本発明の自励フライバックコンバータの負荷状
態に対する電力損失（Ｗ）、（ロ）は同じく効率（％）
を示す。また、（ハ）は従来の自励フライバックコンバ
ータ（負荷が軽くなるとスイッチング周波数が高くなる
もの）の負荷状態に対する電力損失（Ｗ）、（ニ）は同
じく効率（％）を示す。なお、入力電圧及び出力電圧を
５Ｖとし、１００％負荷時の出力を１.５Ｗとした。こ
の図によると、本発明の実施例の自励フライバックコン
バータは、従来の自励フライバックコンバータと比較し
て、全体的に電力損失が減少して効率が向上しており、
特に、軽負荷時において効率が著しく向上している。
イバックコンバータにかかる負荷による効率特性及び電
力損失特性を示すグラフである。この図において、
（イ）は本発明の自励フライバックコンバータの負荷状
態に対する電力損失（Ｗ）、（ロ）は同じく効率（％）
を示す。また、（ハ）は従来の自励フライバックコンバ
ータ（負荷が軽くなるとスイッチング周波数が高くなる
もの）の負荷状態に対する電力損失（Ｗ）、（ニ）は同
じく効率（％）を示す。なお、入力電圧及び出力電圧を
５Ｖとし、１００％負荷時の出力を１.５Ｗとした。こ
の図によると、本発明の実施例の自励フライバックコン
バータは、従来の自励フライバックコンバータと比較し
て、全体的に電力損失が減少して効率が向上しており、
特に、軽負荷時において効率が著しく向上している。
【００３９】上記実施例の構成によれば、ワンショット
パルス発生回路ＤＲＣでメインスイッチング素子である
ＭＯＳ−ＦＥＴ Ｑ１をオン駆動する駆動パルスを一定
幅で出力し、フォトカプラを有する一次側制御回路ＣＴ
Ｌ１及び二次側制御回路ＣＴＬ２で出力端子Ｐout,ＣＯ
Ｍ２間の直流出力電圧の大きさを検出するとともにワン
ショットパルス発生回路ＤＲＣによる次の駆動パルスを
出すタイミングを制御することができる。従って、無負
荷乃至軽負荷時はＭＯＳ−ＦＥＴ Ｑ１のオフ期間を長
くし（スイッチング周波数を低くし）、ＭＯＳ−ＦＥＴ
Ｑ１のスイッチングに伴う電力損失の発生を低減する
ことができる。従って、無負荷乃至軽負荷時の効率の大
幅な向上を図ることができる。また、重負荷時において
は、ＭＯＳ−ＦＥＴ Ｑ１のオフ期間を短くしてスイッ
チング周波数を高周波化することで対応するため、スイ
ッチング周波数の高周波化による小型化が図れる。さら
に、フォワードコンバータと比較して、フォワードコン
バータで必要であった過電流保護回路が不要であるの
で、回路コストが少なくて済む。
パルス発生回路ＤＲＣでメインスイッチング素子である
ＭＯＳ−ＦＥＴ Ｑ１をオン駆動する駆動パルスを一定
幅で出力し、フォトカプラを有する一次側制御回路ＣＴ
Ｌ１及び二次側制御回路ＣＴＬ２で出力端子Ｐout,ＣＯ
Ｍ２間の直流出力電圧の大きさを検出するとともにワン
ショットパルス発生回路ＤＲＣによる次の駆動パルスを
出すタイミングを制御することができる。従って、無負
荷乃至軽負荷時はＭＯＳ−ＦＥＴ Ｑ１のオフ期間を長
くし（スイッチング周波数を低くし）、ＭＯＳ−ＦＥＴ
Ｑ１のスイッチングに伴う電力損失の発生を低減する
ことができる。従って、無負荷乃至軽負荷時の効率の大
幅な向上を図ることができる。また、重負荷時において
は、ＭＯＳ−ＦＥＴ Ｑ１のオフ期間を短くしてスイッ
チング周波数を高周波化することで対応するため、スイ
ッチング周波数の高周波化による小型化が図れる。さら
に、フォワードコンバータと比較して、フォワードコン
バータで必要であった過電流保護回路が不要であるの
で、回路コストが少なくて済む。
【００４０】なお、上記実施例では、メインスイッチン
グ素子をＭＯＳ−ＦＥＴとしたが、ＭＯＳ−ＦＥＴ以外
のバイポーラトランジスタ等のスイッチング素子を採用
することもできる。また、トランスの二次巻線は複数個
設けられていてもよい。
グ素子をＭＯＳ−ＦＥＴとしたが、ＭＯＳ−ＦＥＴ以外
のバイポーラトランジスタ等のスイッチング素子を採用
することもできる。また、トランスの二次巻線は複数個
設けられていてもよい。
【００４１】以上本発明の実施例について説明してきた
が、本発明はこれに限定されることなく請求項の記載の
範囲内において各種の変形、変更が可能なことは当業者
には自明であろう。
が、本発明はこれに限定されることなく請求項の記載の
範囲内において各種の変形、変更が可能なことは当業者
には自明であろう。
【００４２】
【発明の効果】以上説明したように、本発明の自励フラ
イバックコンバータによれば、スイッチング素子のオン
期間を一定とし、オフ期間を可変制御することによって
軽負荷時の効率の向上と、スイッチング周波数の高周波
化を容易にして小型化を図ることができ、防犯機器用電
源等に好適な自励フライバックコンバータを実現するこ
とができる。
イバックコンバータによれば、スイッチング素子のオン
期間を一定とし、オフ期間を可変制御することによって
軽負荷時の効率の向上と、スイッチング周波数の高周波
化を容易にして小型化を図ることができ、防犯機器用電
源等に好適な自励フライバックコンバータを実現するこ
とができる。
【図１】本発明に係る自励フライバックコンバータの実
施例を示す回路図である。
施例を示す回路図である。
【図２】実施例において、出力端子間を短絡した場合の
メインスイッチング素子（ＭＯＳ−ＦＥＴ）のドレイン
電圧を示す波形図である。
メインスイッチング素子（ＭＯＳ−ＦＥＴ）のドレイン
電圧を示す波形図である。
【図３】実施例において、出力端子間が無負荷の場合の
メインスイッチング素子（ＭＯＳ−ＦＥＴ）のドレイン
電圧を示す波形図である。
メインスイッチング素子（ＭＯＳ−ＦＥＴ）のドレイン
電圧を示す波形図である。
【図４】実施例において、出力端子間に出力電流が３５
ｍＡになる負荷を接続した場合のメインスイッチング素
子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図であ
る。
ｍＡになる負荷を接続した場合のメインスイッチング素
子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図であ
る。
【図５】実施例において、出力端子間に出力電流が７０
ｍＡになる負荷を接続した場合のメインスイッチング素
子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図であ
る。
ｍＡになる負荷を接続した場合のメインスイッチング素
子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図であ
る。
【図６】実施例において、出力端子間に出力電流が１５
０ｍＡになる負荷を接続した場合のメインスイッチング
素子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図で
ある。
０ｍＡになる負荷を接続した場合のメインスイッチング
素子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図で
ある。
【図７】実施例において、出力端子間に出力電流が３０
０ｍＡになる負荷を接続した場合のメインスイッチング
素子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図で
ある。
０ｍＡになる負荷を接続した場合のメインスイッチング
素子（ＭＯＳ−ＦＥＴ）のドレイン電圧を示す波形図で
ある。
【図８】本発明の実施例の自励フライバックコンバータ
と従来の自励フライバックコンバータの効率特性及び電
力損失特性を示すグラフである。
と従来の自励フライバックコンバータの効率特性及び電
力損失特性を示すグラフである。
５ 入力端 １０ アースライン １１ 正電圧供給ライン Ｔ トランス Ｎｐ 一次巻線 Ｎｓ 二次巻線 Ｎｄ 制御巻線 ＤＲＣ ワンショットパルス発生回路 ＣＴＬ１ 一次側制御回路 ＣＴＬ２ 二次側制御回路 Ｑ１，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０ ＭＯＳ−ＦＥ
Ｔ Ｑ２，Ｑ３ トランジスタ Ｑ４，Ｑ５ ＮＡＮＤゲート Ｑ１１ ３端子ツェナー ＰＣｔ フォトトランジスタ ＰＣｄ 発光ダイオード Ｐout,ＣＯＭ２ 出力端子 Ｃ１乃至Ｃ６ コンデンサ Ｒ１乃至Ｒ１１ 抵抗 Ｄ１乃至Ｄ５ ダイオード Ｌ１，Ｌ２ チョークコイル
Ｔ Ｑ２，Ｑ３ トランジスタ Ｑ４，Ｑ５ ＮＡＮＤゲート Ｑ１１ ３端子ツェナー ＰＣｔ フォトトランジスタ ＰＣｄ 発光ダイオード Ｐout,ＣＯＭ２ 出力端子 Ｃ１乃至Ｃ６ コンデンサ Ｒ１乃至Ｒ１１ 抵抗 Ｄ１乃至Ｄ５ ダイオード Ｌ１，Ｌ２ チョークコイル
Claims (3)
- 【請求項１】 トランスの一次巻線の電流をメインスイ
ッチング素子でオン、オフし、前記トランスの二次巻線
に誘起したフライバック電圧を整流、平滑して直流出力
を得る自励フライバックコンバータにおいて、 前記メインスイッチング素子をオン駆動する駆動パルス
を出力する駆動回路と、前記直流出力に応じて前記駆動
回路の駆動パルス発生周期を制御するとともに前記トラ
ンスの制御巻線にフライバック電圧が発生している期間
は前記駆動回路による前記駆動パルスの発生を禁止する
制御回路とを備えたことを特徴とする自励フライバック
コンバータ。 - 【請求項２】 前記駆動回路は前記メインスイッチング
素子をオン駆動する一定幅の駆動パルスを出力した後、
直ちに前記メインスイッチング素子をオフ駆動するワン
ショットパルス発生回路である請求項１記載の自励フラ
イバックコンバータ。 - 【請求項３】 前記制御回路は一次側制御回路及び二次
側制御回路とからなり、前記二次側制御回路は、前記直
流出力を検出する検出部と、該検出部の検出結果に応じ
て発光するフォトカプラーの発光素子とを有し、前記一
次側制御回路は、ある時定数に従って前記駆動回路を作
動させる作動信号を発生する作動信号発生部と、該作動
信号発生部の時定数を変化させる前記フォトカプラーの
受光素子と、前記制御巻線にフライバック電圧が発生し
ている期間は前記作動信号の発生を阻止する制御素子と
を有している請求項１記載の自励フライバックコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17853293A JPH0715958A (ja) | 1993-06-28 | 1993-06-28 | 自励フライバックコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17853293A JPH0715958A (ja) | 1993-06-28 | 1993-06-28 | 自励フライバックコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715958A true JPH0715958A (ja) | 1995-01-17 |
Family
ID=16050122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17853293A Pending JPH0715958A (ja) | 1993-06-28 | 1993-06-28 | 自励フライバックコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715958A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922345B2 (en) | 2001-06-07 | 2005-07-26 | Murata Manufacturing Co., Ltd. | Fly-back converter with constant pulse width and variable duty cycle using a capacitor in control circuit |
| WO2007080697A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源回路 |
| US7411374B2 (en) | 2004-04-21 | 2008-08-12 | 02Micro Intermnational Limited | Circuitry and control method for charging capacitive loads |
| CN103595224A (zh) * | 2009-08-13 | 2014-02-19 | 立锜科技股份有限公司 | 隔离式电源转换器的回授电路及控制方法 |
| CN110518800A (zh) * | 2018-05-21 | 2019-11-29 | 台达电子工业股份有限公司 | 一种反激变换器及其控制方法 |
-
1993
- 1993-06-28 JP JP17853293A patent/JPH0715958A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922345B2 (en) | 2001-06-07 | 2005-07-26 | Murata Manufacturing Co., Ltd. | Fly-back converter with constant pulse width and variable duty cycle using a capacitor in control circuit |
| US7411374B2 (en) | 2004-04-21 | 2008-08-12 | 02Micro Intermnational Limited | Circuitry and control method for charging capacitive loads |
| WO2007080697A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源回路 |
| US7808224B2 (en) | 2006-01-16 | 2010-10-05 | Advanced Design Corp. | High-frequency power supply circuit |
| CN103595224A (zh) * | 2009-08-13 | 2014-02-19 | 立锜科技股份有限公司 | 隔离式电源转换器的回授电路及控制方法 |
| CN110518800A (zh) * | 2018-05-21 | 2019-11-29 | 台达电子工业股份有限公司 | 一种反激变换器及其控制方法 |
| CN110518800B (zh) * | 2018-05-21 | 2020-06-12 | 台达电子工业股份有限公司 | 一种反激变换器及其控制方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011218 |