JPH0715321A - 分周用回路装置 - Google Patents
分周用回路装置Info
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- JPH0715321A JPH0715321A JP6009479A JP947994A JPH0715321A JP H0715321 A JPH0715321 A JP H0715321A JP 6009479 A JP6009479 A JP 6009479A JP 947994 A JP947994 A JP 947994A JP H0715321 A JPH0715321 A JP H0715321A
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- JP
- Japan
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- frequency
- division
- signal
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- 230000001960 triggered effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【目的】 ほぼ１のオンオフ比における奇数による分周
を簡単な手段で実現させること。 【構成】 奇数の半分での分周により別の信号が導出さ
れ、該信号の周波数が二等分されるように構成する。
を簡単な手段で実現させること。 【構成】 奇数の半分での分周により別の信号が導出さ
れ、該信号の周波数が二等分されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、供給された信号の周波
数を奇数で分周するための回路装置に関する。
数を奇数で分周するための回路装置に関する。
【０００２】
【従来の技術】ラジオ受信機においては放送局のチュー
ニングのために頻繁に位相制御ループ（ＰＬＬ−回路）
が用いられる。この回路では制御可能な発振器の信号の
周波数が分周され、この分周された周波数の信号が位相
検波器において基準発振器の信号と比較される。これに
より、制御可能な発振器に供給されるチューニング電圧
が発生される。基準発振器の選択された周波数に依存し
て、所望のチューニングパターンを得るために頻繁に奇
数での分周が求められる。特にこの場合分周された信号
を引き続きアナログ的に後続処理するためにはエネルギ
ー上の理由からほぼ１のオンオフ比が必要となる。
ニングのために頻繁に位相制御ループ（ＰＬＬ−回路）
が用いられる。この回路では制御可能な発振器の信号の
周波数が分周され、この分周された周波数の信号が位相
検波器において基準発振器の信号と比較される。これに
より、制御可能な発振器に供給されるチューニング電圧
が発生される。基準発振器の選択された周波数に依存し
て、所望のチューニングパターンを得るために頻繁に奇
数での分周が求められる。特にこの場合分周された信号
を引き続きアナログ的に後続処理するためにはエネルギ
ー上の理由からほぼ１のオンオフ比が必要となる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ほぼ
１のオンオフ比（ないしデューティ比）のもとでの奇数
による分周を簡単な手段で実現させることである。
１のオンオフ比（ないしデューティ比）のもとでの奇数
による分周を簡単な手段で実現させることである。
【０００４】
【課題を解決するための手段】本発明によれば上記課題
は、奇数の半分での分周により別の信号が導出され、引
き続き該信号の周波数が二等分される構成により解決さ
れる。
は、奇数の半分での分周により別の信号が導出され、引
き続き該信号の周波数が二等分される構成により解決さ
れる。
【０００５】請求項１の特徴部分に記載された本発明に
よる回路装置によって得られる利点は、デジタル回路技
術分野において通常一般の簡単な回路を用いるだけで奇
数による分周が可能となることである。この場合分周さ
れた信号（以下出力信号と称す）のオンオフ比はほぼ１
である。
よる回路装置によって得られる利点は、デジタル回路技
術分野において通常一般の簡単な回路を用いるだけで奇
数による分周が可能となることである。この場合分周さ
れた信号（以下出力信号と称す）のオンオフ比はほぼ１
である。
【０００６】本発明による有利な実施例及び改善例は従
属請求項に記載される。
属請求項に記載される。
【０００７】別の有利な実施例では、分周比が任意の奇
数のプログラミングが行われる。これに対して別の有利
な実施例では、分周比が整数のプログラミングも分周比
が奇数のプログラミングも行うことができる。
数のプログラミングが行われる。これに対して別の有利
な実施例では、分周比が整数のプログラミングも分周比
が奇数のプログラミングも行うことができる。
【０００８】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【０００９】図中同じ部分には同じ符号が付されてい
る。
る。
【００１０】ラジオ受信機のチューニングのために頻繁
に用いられる公知のＰＬＬ−回路は図２にブロック回路
図として示されている。この回路は制御可能な発振器１
を有している。該発振器には位相検波器２からチューニ
ング電圧が供給される。制御可能な発振器１の出力信号
Ｓ１は、分周器３に供給される。該分周器３の出力信号
Ｓ３は、信号Ｓ１に対して設定調整可能な分周比の関係
にある。
に用いられる公知のＰＬＬ−回路は図２にブロック回路
図として示されている。この回路は制御可能な発振器１
を有している。該発振器には位相検波器２からチューニ
ング電圧が供給される。制御可能な発振器１の出力信号
Ｓ１は、分周器３に供給される。該分周器３の出力信号
Ｓ３は、信号Ｓ１に対して設定調整可能な分周比の関係
にある。
【００１１】信号Ｓ３は位相検波器２において基準発振
器４の出力信号と比較される。これによりチューニング
電圧が発生される。この場合これは周波数の選定に応じ
て、分周器３により奇数の分周比を実現することも必要
となる。
器４の出力信号と比較される。これによりチューニング
電圧が発生される。この場合これは周波数の選定に応じ
て、分周器３により奇数の分周比を実現することも必要
となる。
【００１２】
【外１】
【００１３】
【外２】
【００１４】そのつどの出力信号レベルに依存してダウ
ンカウンタによりそれぞれ２ｎ＋１又は２Ｎによる信号
Ｓ１の分周が行われる。そのつどの設定値から開始され
たダウンカウンタ５の値がゼロに達した場合には、フリ
ップフロップ６がトリガされ、それによって出力信号が
そのレベルを変え、ダウンカウンタ５のそれぞれ別の分
周比が設定される。これにより平均して２Ｎ＋（１／
２）のダウンカウンタ５の分周比が得られる。フリップ
フロップ６は生ぜしめられた信号Ｓ２（この信号は別の
出力側１２から取り出し可能である）の周波数を２で割
る。これにより分周比２Ｎ／（２Ｎ＋１）の信号Ｓ３が
発生される（この場合Ｎが大きいほど１に近づく）。総
体的に信号Ｓ１の周波数は４Ｎ＋１によって分周され
る。
ンカウンタによりそれぞれ２ｎ＋１又は２Ｎによる信号
Ｓ１の分周が行われる。そのつどの設定値から開始され
たダウンカウンタ５の値がゼロに達した場合には、フリ
ップフロップ６がトリガされ、それによって出力信号が
そのレベルを変え、ダウンカウンタ５のそれぞれ別の分
周比が設定される。これにより平均して２Ｎ＋（１／
２）のダウンカウンタ５の分周比が得られる。フリップ
フロップ６は生ぜしめられた信号Ｓ２（この信号は別の
出力側１２から取り出し可能である）の周波数を２で割
る。これにより分周比２Ｎ／（２Ｎ＋１）の信号Ｓ３が
発生される（この場合Ｎが大きいほど１に近づく）。総
体的に信号Ｓ１の周波数は４Ｎ＋１によって分周され
る。
【００１５】図１による実施例に対し図３による実施例
ではフリップフロップ６の出力側Ｑとダウンカウンタ５
のプログラム入力側８の最下位ビット位置との間にＡＮ
Ｄ−回路１３が中間接続されている。このＡＮＤ−回路
１３は装置１５の別の出力側１４によって制御可能であ
る。この装置１５はその他にプログラミング入力側８用
の別のビット位置を調整し、それにより分周比を制御す
る。
ではフリップフロップ６の出力側Ｑとダウンカウンタ５
のプログラム入力側８の最下位ビット位置との間にＡＮ
Ｄ−回路１３が中間接続されている。このＡＮＤ−回路
１３は装置１５の別の出力側１４によって制御可能であ
る。この装置１５はその他にプログラミング入力側８用
の別のビット位置を調整し、それにより分周比を制御す
る。
【００１６】付加的な出力側１４におけるレベルに依存
して、ダウンカウンタ５による分周は出力信号Ｓ３に依
存するか又は依存せずに行われる。出力信号Ｓ３に対し
ＡＮＤ−回路１３がパス状態である場合には図３による
回路装置は図１による回路装置のように動作する。しか
しながらＡＮＤ−回路１３によりプログラミング入力側
８の最下位ビット位置への出力信号の供給が遮断された
場合には、偶数の分周比が得られる。そのため図３に示
した回路装置を用いることにより、Ｍ＝４Ｎ＋１の分周
比の他にＭ＝４Ｎの分周比も実現可能である。
して、ダウンカウンタ５による分周は出力信号Ｓ３に依
存するか又は依存せずに行われる。出力信号Ｓ３に対し
ＡＮＤ−回路１３がパス状態である場合には図３による
回路装置は図１による回路装置のように動作する。しか
しながらＡＮＤ−回路１３によりプログラミング入力側
８の最下位ビット位置への出力信号の供給が遮断された
場合には、偶数の分周比が得られる。そのため図３に示
した回路装置を用いることにより、Ｍ＝４Ｎ＋１の分周
比の他にＭ＝４Ｎの分周比も実現可能である。
【００１７】
【発明の効果】本発明によれば、デジタル回路技術分野
において通常一般の簡単な回路を用いるだけで奇数によ
る分周が可能となる。
において通常一般の簡単な回路を用いるだけで奇数によ
る分周が可能となる。
【図１】第１実施例のブロック回路図である。
【図２】公知のＰＬＬ−回路のブロック回路図である。
【図３】第２実施例のブロック回路図である。
１ 発振器 ２ 位相検波器 ３ 分周器 ４ 基準発振器 ５ プログラマブルダウンカウンタ ６ フリップフロップ ７ 入力側 ８ プログラミング入力側 １１ 出力側 １２ 出力側 １３ ＡＮＤ−回路
Claims (5)
- 【請求項１】 供給された信号の周波数を奇数で分周す
るための回路装置において、 奇数の半分での分周により別の信号が導出され、引き続
き該信号の周波数が二等分されるように構成されている
ことを特徴とする分周用回路装置。 - 【請求項２】 前記奇数の半分での分周のために、奇数
の半分の下方にある整数による分周と、奇数の半分の上
方にある整数による分周とが交互に行われ、切換が出力
信号に依存して行われる、請求項１記載の分周用回路装
置。 - 【請求項３】 前記奇数の半分（２Ｎ＋（１／２））で
の分周のために、（２Ｎ＋１）と（２Ｎ）による分周が
交互に行われ、前記Ｎは１つの整数である、請求項２記
載の分周用回路装置。 - 【請求項４】 前記信号はプログラマブルダウンカウン
タ（５）のクロック入力側に供給可能であり、該ダウン
カウンタ（５）の出力側は二進回路として接続されたフ
リップフロップ（６）のクロック入力側と接続されてお
り、さらに前記ダウンカウンタ（５）の出力側は当該ダ
ウンカウンタ（５）のロード入力側と接続されており、
前記フリップフロップ（６）の出力側は、当該回路装置
の出力側（１１）を形成し、さらに前記ダウンカウンタ
（５）のプログラム入力側（８）の最下位ビット位置用
入力側と接続されており、前記プログラム入力側（８）
の別のビット位置は、分周比を示す二進数のためのソー
ス（９，１５）によって制御可能である、請求項２記載
の分周用回路装置。 - 【請求項５】 前記フリップフロップ（６）の出力側
は、ＡＮＤ−回路（１３）を介して前記最下位ビット位
置用入力側と接続可能であり、該ＡＮＤ−回路（１３）
は前記ソース（１５）の別の出力側（１４）に接続され
ている、請求項４記載の分周用回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4302438.6 | 1993-01-29 | ||
| DE4302438A DE4302438A1 (de) | 1993-01-29 | 1993-01-29 | Schaltungsanordnung zur Frequenzteilung durch eine ungerade Zahl |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715321A true JPH0715321A (ja) | 1995-01-17 |
Family
ID=6479164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009479A Pending JPH0715321A (ja) | 1993-01-29 | 1994-01-31 | 分周用回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5457722A (ja) |
| EP (1) | EP0608704A3 (ja) |
| JP (1) | JPH0715321A (ja) |
| DE (1) | DE4302438A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814258A (en) * | 1995-12-28 | 1998-09-29 | Fuji Photo Film Co., Ltd. | Method for forming multilayer sheet or multilayer film |
| US6203742B1 (en) | 1997-08-22 | 2001-03-20 | Fuji Photo Film Co., Ltd. | Method for forming multilayer sheets and extrusion die therefor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445760B1 (en) * | 2000-07-14 | 2002-09-03 | Applied Micro Circuits Corporation | Partially-synchronous high-speed counter circuits |
| US6882229B1 (en) | 2003-07-23 | 2005-04-19 | Pericom Semiconductor Corp. | Divide-by-X.5 circuit with frequency doubler and differential oscillator |
| US8644447B2 (en) * | 2008-11-26 | 2014-02-04 | Stmicroelectronics International N.V. | System and a method for generating time bases in low power domain |
| JP5920564B2 (ja) * | 2011-12-05 | 2016-05-18 | セイコーエプソン株式会社 | タイマー装置及び電子機器 |
| CN113381752B (zh) * | 2021-06-24 | 2023-02-28 | 成都纳能微电子有限公司 | 半分频电路及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU886248A2 (ru) * | 1980-03-28 | 1981-11-30 | Войсковая Часть 44388-Р/П | Делитель частоты следовани импульсов |
| US4573176A (en) * | 1983-11-18 | 1986-02-25 | Rca Corporation | Fractional frequency divider |
| DE3705629A1 (de) * | 1987-02-21 | 1988-09-01 | Thomson Brandt Gmbh | Programmierbarer frequenzteiler sowie verfahren zur erzeugung eines niederfrequenten signals aus einem hochfrequenten signal |
| US4942595A (en) * | 1988-12-05 | 1990-07-17 | Ag Communication Systems Corporation | Circuit for dividing the frequency of a digital clock signal by two and one-half |
-
1993
- 1993-01-29 DE DE4302438A patent/DE4302438A1/de not_active Withdrawn
-
1994
- 1994-01-12 EP EP94100339A patent/EP0608704A3/de not_active Withdrawn
- 1994-01-18 US US08/183,026 patent/US5457722A/en not_active Expired - Fee Related
- 1994-01-31 JP JP6009479A patent/JPH0715321A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814258A (en) * | 1995-12-28 | 1998-09-29 | Fuji Photo Film Co., Ltd. | Method for forming multilayer sheet or multilayer film |
| US6203742B1 (en) | 1997-08-22 | 2001-03-20 | Fuji Photo Film Co., Ltd. | Method for forming multilayer sheets and extrusion die therefor |
| US6461138B2 (en) | 1997-08-22 | 2002-10-08 | Fuji Photo Film Co., Ltd. | Device for forming multilayer sheets and extrusion die therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5457722A (en) | 1995-10-10 |
| DE4302438A1 (de) | 1994-08-04 |
| EP0608704A2 (de) | 1994-08-03 |
| EP0608704A3 (de) | 1995-05-10 |
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