SU886248A2 - Делитель частоты следовани импульсов - Google Patents

Делитель частоты следовани импульсов Download PDF

Info

Publication number
SU886248A2
SU886248A2 SU802899787A SU2899787A SU886248A2 SU 886248 A2 SU886248 A2 SU 886248A2 SU 802899787 A SU802899787 A SU 802899787A SU 2899787 A SU2899787 A SU 2899787A SU 886248 A2 SU886248 A2 SU 886248A2
Authority
SU
USSR - Soviet Union
Prior art keywords
output
memory
trigger
bit
logical
Prior art date
Application number
SU802899787A
Other languages
English (en)
Inventor
Виктор Федорович Мочалов
Владимир Леонидович Лысенко
Виктор Яковлевич Колесников
Original Assignee
Войсковая Часть 44388-Р/П
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая Часть 44388-Р/П filed Critical Войсковая Часть 44388-Р/П
Priority to SU802899787A priority Critical patent/SU886248A2/ru
Application granted granted Critical
Publication of SU886248A2 publication Critical patent/SU886248A2/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах, . -где необходимо Деление частоты импульсов на 15 и на 7,5. По основному авт. св. МЬ 818О22 известно устройство, содержащее четыре разр да, каждый из которых включает в себ  элемент И-НЕ, триггер пам ти и коммутационный триггер, взсрд которого подключен ко входной шине, причем в каждом из первой трех разр дов единичный выход триггера пам ти соединен с единичньм входом коммутационного триг гера, единичный выход которого соединен с первым входом элемента И-НЕ, а нулевой выход - с единичным входом триггера пам ти данного разр да, с нулевыми входами коммутационных триггеров и триггеров пам ти предыдущих разр дов и со вторым входом элемента И-Н предыдущего разр да, выход элемента И-НЕ первого разр да соединен с нулевым входом коммутационного триггера второго разр да, вькод элемента И-НЕ второго разр да соединен с ед1ганчным и нулевым входами коммутационного триггера третьего разр да, выход элемента И-НЕ третьего разр да соединен с единичный входом коммутационного триггера четвертого разр да, единичный выход , которого соединен с единичным входом триггера пам ти этого же разр да, с нулевыми входами коммутационньк триг геров и триггеров пам ти предыдущих разр дов и вторым входом элемента И-НЕ третьего разр да, нулевой выход коммутационного триггера четвертого разр да соединен с нулевьтми входами триггеров пам ти и коммутационных триггеров предьшущих разр дов, первьй и второй входы элемента И-НЕ четвертого разр да соединены с нулевыми выходами триггера пам ти и коммутационного триггера данного разр да, нулевые -входц комму- тационного триггера четвертого соединены с выходами элементов И-НЕ третьего и четвертого разр дов, единичный вход с нулевым входом коммутационного триггчэра третьего разр да, и с вькодом элемента И-НЕ первого past р ;, а единичный выход - с четвертым входом элемента И-НЕ первого , при этом нулевые выходы коммутационных триггеров третьего и четвертого разр дов соединены с третьими входами элементов И-НЕ соответственно первого и третьего разр дов fl}
Недостаток известного устройства ограниченные функциональные возможности , не позвол ющие осуществл ть де- ление частоты следовани  импульсов на 7,5.
Цель изобретени  - расширение функциональных возможносавй, зй счет получени  коэффициента делени  равного 7,5.
Эта цель достигаетс  тем, что в делитель частоты спедованшз импульсов, содержащий четьфе разр да, каждый из ко торых включает в себ  элемент И-НЕ, триггер пам ти и коммутационный триггер , вход которого подключен ко входной шине, причем в каждом из первых трех разр дов единичный выход триггера пам ти соединен с единичным входом коммутационного триггера, единичный выход которого соединен с первым входом эле мента И-НЕ, а нулевой выход - с единичным входом трип ра пам ти дйнного разр да, с нулевыми входами коммутационных триггеров пам ти предыдущих разр дов и со вторым входом элемента И-НЕ предыдущего разр да, выход элемента И-НЕ первого разр да соединен с нулевым входом коммутационного триггера второго разр да, выход элемента И-НЕ второго разр да соединен с единичным и нулевым входами коммутационного тригге ра-, третьего разр да, выход элемента И-НЕ третьего разр да соединен с единичным входом коммутационного триггера четвертого разр да, единичньй выход которого соединен с единичным входом Пам ти этого же разр да, с нулевыми входами коммутационных триггеров и триггеров пам ти предыдущих разр дов и вторым входом элемента И-НЕ третьего разр да, нулевой выход коммутационного триггера четвертого разр да соединен с нулевыми входами триггеров пам ти и коммутационных триггеров предыдущих разр дов, а первый и второй входы элемента И-НЕ четвертого; разр да соедине ны с нулевыми выходами триггера пам ти и коммутационного триггера данного разр да, нулевые входы коммутационного триггера четвертого разр да соединены
I с выходами элементов И-НЕ третьего и четвертого разр дов, единичный вход с нулевьпл входом коммутационного триггера третьего разр да, и с выходом эле5 мента И-НЕ первого разр да, а единичный выход - с четвертым входом элемента И-НЕ первого разр да, при этом нулевые выходы коммутационных триггеров третьего и четвертого разр дов соедине0 ны с третьими входами элементов И-НЕ соответственно первого и третьего разР$ЩОВ , введены дополнительные элементы И-НЕ, первый, второй и третий входы пербого из которых соединены соответ5 ственно с выходом элемента И-НЕ первого разр да и с единичным выходом триггера пам ти третьего разр да, а вькод - с первым входом второго дополнительного элемента И-НЕ, второй вход
0 KOTopciro соединен с нулевьгм выходом коммутационного триггера четвертого разр да,
На чертеже представлена структурна  схема устройства..
5 Устройство содержит входную шину 1, четыре счетных разр да, каждый из которых содержит элемент И-НЕ 2-5, коммутационный триггер и триггер пам ти. Коммутационные триггеры выполнены на
0 элементах И-НЕ 6-13, а триггеры пам ти вьтолнены на элементах И-НЕ 14-21. Входной сигнал поступает на входную шину 1.
Принцип работы делител  заключаетс  в следующем.
В исходном состо нии все триггеры пам ти наход тс  в нулевом состо нии, а выходной , поступающий по шине 1, отсутствует и равен логическому нулю. В этом случае на выхсзЯах элементов И-НЕ 2-5, 15, 17, 19, 21 сигнал равен логическому О, а на выходах остальньрс элементов И-НЕ - логической 1, Поэтому с приходом первого
счетного импульса на шину 1 фабатывает только элемент 12, устанавлива  триггер пам ти первого разр ди в состо ние логичесжой единицы. В паузе после первого счетного импульса на выходе эпемента И-НЕ 5 по вл етс  логическа  единица с приходом второго счетного импульса срабатьшает элемент И-НЕ 10, устанавлива  триггер Пам ти второго раа р да в состо ние логической единицЫ| а

Claims (1)

  1. 5 триггер пам ти первого разр да - в со сто ние логического ну11 . Наличие св - . зн с выхода элемента И-НЕ 1О на входы элементов И-НЕ 5, 12 преп тству5 . ет неправильной работе делител  6, с гфихо ом третьего счетного, импульса снова срабатьюает элемент И-НЕ 12 н трюгтер пам ти первого разр да устанавливаетс  в состо ние логической единицы и т.д. При этом наблюдаетс  следующа  последовательность состо5гаий триг- . герое пам ти делител : O.OOOOi 1.0О01, 2.0010, 3.0011, 4.О100,5.О1О1,б.ОИО, 7.О111, 8ЛООО, 9.lObl,l0.101O, 11.1011, 12.1100, 13.1101, 14.1110, 15.0000 Видно, что в паузе после седьмого счетного импульса на вькодах элементов И-НЕ 3, 5, 17 будут сигналы, равные логической единице. Поэтому на выходе элемента И-НЕ 23 также будет сигнал, равньй логической единице. Восьмой сче ный импульс вызывает срабатывание эле мента 7, в результате чего триггеры пам ти установ тс  в состо ние 10ОО, с. на выходе элемента 23 прекратитс  : формирование положительного импульса, С п тнадцатого счетнохч) mvt- пульса срабаты ет элемент И-НЕ 6, устанавлива  триггера пам тив состо ние логического нул  и логическую единицу .на выходе элемента Й-НЕ 23. В паузе после п тнадцатого импульса схема установитс  в исходное состодаие. Та КИМ образе, на п т11адашть счетных импульсов на выходе элемента И-НЕ 23 по вл етс  два импульса, т. е. осуществ л етс  деление на 7,5. При этом коэффи циент делени  15 может быть получен, 8 например, с выходов элементов И-НЕ 6, 15. Введение двух дополнительных элемен тов И-НЕ обеспечивает расширение функциональных возможностей известного делител  частоты следовани  импульсов на 15, позвол   одновременно осуществл ть деление частоты следовани  импупьсо ; на 7,5. Формула изобретени  Делитель частоты следовани  импульсов по авт. св. № 818О22, отличающийс  тем, что, с целью расщирвни  функциональных возможностей, за счет получени  коэффициента делени , равного 7,5 , в него введены сравни тельнью элементы И-НЕ, второй и третий входы первого из которых соединены соответственно с вьхходом элемента первого разр да, с вьосодом элемента И-НЕ третьего разр да и с единичным выходом триггера пам ти третьего , а выход - с первым входом второго Дополнительного элемента И-НЕ, второй вход которого соединен с нулевым выходом коммутационного триггера четвертого разр да. Источники информации, прин тые во внимание при экспе{;1тизе 1. Автс зское свидетельство СССР №818022, 25.03.79. .
SU802899787A 1980-03-28 1980-03-28 Делитель частоты следовани импульсов SU886248A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802899787A SU886248A2 (ru) 1980-03-28 1980-03-28 Делитель частоты следовани импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802899787A SU886248A2 (ru) 1980-03-28 1980-03-28 Делитель частоты следовани импульсов

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU818022A Addition SU167415A1 (ru) Плавающая опора

Publications (1)

Publication Number Publication Date
SU886248A2 true SU886248A2 (ru) 1981-11-30

Family

ID=20885248

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802899787A SU886248A2 (ru) 1980-03-28 1980-03-28 Делитель частоты следовани импульсов

Country Status (1)

Country Link
SU (1) SU886248A2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457722A (en) * 1993-01-29 1995-10-10 Blaupunkt-Werke Gmbh Circuit for frequency division by an odd number

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457722A (en) * 1993-01-29 1995-10-10 Blaupunkt-Werke Gmbh Circuit for frequency division by an odd number

Similar Documents

Publication Publication Date Title
SU886248A2 (ru) Делитель частоты следовани импульсов
SU515289A1 (ru) Делитель частоты импульсов
SU433475A1 (ru) Логический автомат
SU928657A2 (ru) Делитель частоты следовани импульсов
SU534882A1 (ru) Детектор частотно-манипулированного сигнала
SU1652986A1 (ru) Устройство дл селекции признаков при распознавании образов
SU1182667A1 (ru) Делитель частоты с переменным коэффициентом делени
SU425337A1 (ru) Устройство для выделения одиночного импульсам\
SU395989A1 (ru) Накапливающий двоичный счетчик
SU961116A1 (ru) Устройство дл формировани временных интервалов
SU1075393A1 (ru) Преобразователь серий импульсов в пр моугольные импульсы
SU424320A1 (ru) Двухканальное устройство разделения совпадающих во времени импульсов
SU1088106A1 (ru) Устройство дл выделени импульсов из импульсной последовательности
SU530467A1 (ru) Делитель частоты на 2,5
SU1043649A1 (ru) Устройство дл программного управлени синхронно-асинхронными приемопередатчиками
SU762204A1 (ru) Управляемый делитель частоты импульсов1 2
SU456357A1 (ru) Устройство дл формировани серии импульсов
SU1157544A1 (ru) Устройство дл функционально-параметрического контрол логических элементов
SU1026316A1 (ru) Счетчик импульсов в коде Гре (его варианты)
SU1640822A1 (ru) Преобразователь частоты в код
SU437203A1 (ru) Формирователь импульсов
SU1485224A1 (ru) Устройство для ввода информации
SU1086419A1 (ru) Функциональный генератор
SU1211876A1 (ru) Управл емый делитель частоты
SU729586A1 (ru) Устройство дл сравнени чисел