JPH07142667A - リードフレーム半導体素子搭載部のディンプルの形成方法 - Google Patents
リードフレーム半導体素子搭載部のディンプルの形成方法Info
- Publication number
- JPH07142667A JPH07142667A JP28652393A JP28652393A JPH07142667A JP H07142667 A JPH07142667 A JP H07142667A JP 28652393 A JP28652393 A JP 28652393A JP 28652393 A JP28652393 A JP 28652393A JP H07142667 A JPH07142667 A JP H07142667A
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- JP
- Japan
- Prior art keywords
- dimple
- lead frame
- die
- semiconductor chip
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 リードフレーム半導体素子搭載部には、モー
ルド材との密着性を高めるため、ディンプルを形成する
が、従来は単純形状のディンプルではく離を起こして、
半導体製造工程に支障をきたしていた。これを解決する
ことを目的とする。 【構成】 第１の工程のダイにより一定の深さのディン
プルを形成し、次にその側縁部を、角度を持った第２の
工程のダイにより、ディンプル周辺の肉を寄せて、ディ
ンプル内に段差を形成する。
ルド材との密着性を高めるため、ディンプルを形成する
が、従来は単純形状のディンプルではく離を起こして、
半導体製造工程に支障をきたしていた。これを解決する
ことを目的とする。 【構成】 第１の工程のダイにより一定の深さのディン
プルを形成し、次にその側縁部を、角度を持った第２の
工程のダイにより、ディンプル周辺の肉を寄せて、ディ
ンプル内に段差を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、リードフレームの製造
方法に係わり、特にプレス加工を用いた方法によるリー
ドフレームの半導体素子搭載部のディンプルの形成方法
に関する。
方法に係わり、特にプレス加工を用いた方法によるリー
ドフレームの半導体素子搭載部のディンプルの形成方法
に関する。
【０００２】
【従来の技術】リードフレームの半導体素子搭載部に
は、モールド材との密着性を高めるためのくぼみである
ディンプルを形成する。この半導体素子搭載部のディン
プルの形成方法には、エッチングの方法を用いる場合
と、順送金型によるプレス加工の方法を用いる場合とが
ある。
は、モールド材との密着性を高めるためのくぼみである
ディンプルを形成する。この半導体素子搭載部のディン
プルの形成方法には、エッチングの方法を用いる場合
と、順送金型によるプレス加工の方法を用いる場合とが
ある。
【０００３】このプレス加工を用いて形状加工を行う際
には、パンチ側あるいはダイ側に所望の形状を持った部
品を作り、それによってディンプルを形成する。この場
合、通常は単なる凸凹形状によるディンプル形成方法を
用いており、単純形状の凹部を作り、モールド材との密
着性を求めていた。
には、パンチ側あるいはダイ側に所望の形状を持った部
品を作り、それによってディンプルを形成する。この場
合、通常は単なる凸凹形状によるディンプル形成方法を
用いており、単純形状の凹部を作り、モールド材との密
着性を求めていた。
【０００４】すなわち、従来の製造方法では、ディンプ
ルの形状が極めて単純であり、半導体素子をシールドす
るモールド材に対して密着性が不十分で、はく離現象を
起こし、製品を不良にし、半導体製造工程に支障をきた
す。
ルの形状が極めて単純であり、半導体素子をシールドす
るモールド材に対して密着性が不十分で、はく離現象を
起こし、製品を不良にし、半導体製造工程に支障をきた
す。
【０００５】
【発明が解決しようとする課題】本発明は、上記した不
具合を解決し、よりモールド材との密着性を高め、はく
離の少ないリードフレームを提供することを課題とす
る。
具合を解決し、よりモールド材との密着性を高め、はく
離の少ないリードフレームを提供することを課題とす
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、リードフレーム半導体素子搭載部に所定
の間隔をおいて配列されたディンプルの形成方法におい
て、第１の工程のダイにより一定の深さを持ったディン
プルを形成し、次にその側縁部を、角度を持った第２の
工程のダイにより、ディンプル周辺の肉を寄せることで
ディンプル内に段差を形成し、半導体素子をシールドす
るモールド材との密着性を高めるディンプルを形成する
ことを特徴とするリードフレーム半導体素子搭載部のデ
ィンプルの形成方法にある。
に、本発明は、リードフレーム半導体素子搭載部に所定
の間隔をおいて配列されたディンプルの形成方法におい
て、第１の工程のダイにより一定の深さを持ったディン
プルを形成し、次にその側縁部を、角度を持った第２の
工程のダイにより、ディンプル周辺の肉を寄せることで
ディンプル内に段差を形成し、半導体素子をシールドす
るモールド材との密着性を高めるディンプルを形成する
ことを特徴とするリードフレーム半導体素子搭載部のデ
ィンプルの形成方法にある。
【０００７】なお、通常、この第２の工程のダイの角度
は８０〜１６０度にするのがよい。
は８０〜１６０度にするのがよい。
【０００８】
【作用】上記した工程で形成されたディンプルは、ディ
ンプル内に段差（突起）が形成されるので、半導体素子
搭載部をシールドするモールド材の密着性が、単純形状
のディンプルの場合より向上する。
ンプル内に段差（突起）が形成されるので、半導体素子
搭載部をシールドするモールド材の密着性が、単純形状
のディンプルの場合より向上する。
【０００９】
【実施例】次に本発明のディンプルの形成方法の実施例
を、図１を参照して説明する。図において、１は第１の
工程のダイであり、２は第２の工程のダイであり、３は
リードフレームである。４は形成されたディンプルであ
る。５はダイであるが、特に本発明を構成しない。
を、図１を参照して説明する。図において、１は第１の
工程のダイであり、２は第２の工程のダイであり、３は
リードフレームである。４は形成されたディンプルであ
る。５はダイであるが、特に本発明を構成しない。
【００１０】第１の工程において、図１（１）に示す如
く、１．０×１．０ｍｍの寸法を持った四角形状のダイ
１を用いて、深さ０．１ｍｍの四角形状のディンプル
を、リードフレーム３に形成する。それによってできた
断面形状が図１（２）である。
く、１．０×１．０ｍｍの寸法を持った四角形状のダイ
１を用いて、深さ０．１ｍｍの四角形状のディンプル
を、リードフレーム３に形成する。それによってできた
断面形状が図１（２）である。
【００１１】次に、第１の工程において生成した肉盛部
を、第２の工程において、内角８０〜１６０度の範囲内
の角度を持ち、１．５×１．５ｍｍの寸法の四角形状の
ダイ２により、ディンプル内部に押し込む。その断面形
状を図１（３）に示す。形成されたディンプル４は、単
純形状でなく、開口側に突起を有する。
を、第２の工程において、内角８０〜１６０度の範囲内
の角度を持ち、１．５×１．５ｍｍの寸法の四角形状の
ダイ２により、ディンプル内部に押し込む。その断面形
状を図１（３）に示す。形成されたディンプル４は、単
純形状でなく、開口側に突起を有する。
【００１２】そして最終的に、表面形状の平坦なダイ５
により、押圧して表面の平坦を得る。これを図１（４）
に示す。なお、この第３の工程は、特に本発明を構成し
ないが、リードフレーム加工工程に伴うものである。
により、押圧して表面の平坦を得る。これを図１（４）
に示す。なお、この第３の工程は、特に本発明を構成し
ないが、リードフレーム加工工程に伴うものである。
【００１３】
【発明の効果】以上説明したように、本発明のディンプ
ルの形成方法によれば、リードフレームの半導体素子搭
載部に、内部に段差（突起）を有するディンプルを形成
できる。したがって半導体素子をシールドするモールド
の密着性が増し、半導体製造において歩留りの向上をは
かることが可能となる。
ルの形成方法によれば、リードフレームの半導体素子搭
載部に、内部に段差（突起）を有するディンプルを形成
できる。したがって半導体素子をシールドするモールド
の密着性が増し、半導体製造において歩留りの向上をは
かることが可能となる。
【図１】本発明のディンプルの形成方法を示す工程図で
ある。
ある。
１ ダイ１ ２ ダイ２ ３ リードフレーム ４ ディンプル ５ ダイ
Claims (1)
- 【請求項１】 リードフレーム半導体素子搭載部に所定
の間隔をおいて配列されたディンプルの形成方法におい
て、第１の工程のダイにより一定の深さを持ったディン
プルを形成し、次にその側縁部を、角度を持った第２の
工程のダイにより、ディンプル周辺の肉を寄せることで
ディンプル内に段差を形成し、半導体素子をシールドす
るモールド材との密着性を高めるディンプルを形成する
ことを特徴とするリードフレーム半導体素子搭載部のデ
ィンプルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28652393A JPH07142667A (ja) | 1993-11-16 | 1993-11-16 | リードフレーム半導体素子搭載部のディンプルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28652393A JPH07142667A (ja) | 1993-11-16 | 1993-11-16 | リードフレーム半導体素子搭載部のディンプルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142667A true JPH07142667A (ja) | 1995-06-02 |
Family
ID=17705519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28652393A Pending JPH07142667A (ja) | 1993-11-16 | 1993-11-16 | リードフレーム半導体素子搭載部のディンプルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258587A (ja) * | 2006-03-24 | 2007-10-04 | Rohm Co Ltd | リードフレームおよびその製造方法並びにリードフレームを備えた半導体装置 |
| JP2015072991A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社三井ハイテック | リードフレーム及びその製造方法並びにそれを用いた半導体装置 |
| WO2019065077A1 (ja) * | 2017-09-29 | 2019-04-04 | パナソニックＩｐマネジメント株式会社 | 電解コンデンサ |
-
1993
- 1993-11-16 JP JP28652393A patent/JPH07142667A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258587A (ja) * | 2006-03-24 | 2007-10-04 | Rohm Co Ltd | リードフレームおよびその製造方法並びにリードフレームを備えた半導体装置 |
| JP4657129B2 (ja) * | 2006-03-24 | 2011-03-23 | ローム株式会社 | 半導体装置の製造方法 |
| JP2015072991A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社三井ハイテック | リードフレーム及びその製造方法並びにそれを用いた半導体装置 |
| WO2019065077A1 (ja) * | 2017-09-29 | 2019-04-04 | パナソニックＩｐマネジメント株式会社 | 電解コンデンサ |
| CN111133541A (zh) * | 2017-09-29 | 2020-05-08 | 松下知识产权经营株式会社 | 电解电容器 |
| JPWO2019065077A1 (ja) * | 2017-09-29 | 2020-11-05 | パナソニックＩｐマネジメント株式会社 | 電解コンデンサ |
| US11201016B2 (en) | 2017-09-29 | 2021-12-14 | Panasonic Intellectual Property Management Co., Ltd. | Electrolytic capacitor |
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