JPH07142618A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ２層フローティングゲート電極構造のメモリ
において、セルサイズの縮小化を図る。 【構成】 基板１０１上に第１のゲート絶縁膜１０２，
第１のフローティングゲート１０３を順次形成する。続
いてこのフローティングゲート１０３に対して自己整合
的に拡散領域１０４を形成する。隣接するフローティン
グゲート間を第１の絶縁膜１０５で埋込み、第２のフロ
ーティングゲート１０６を形成する。この第２のゲート
１０６をマスクとして絶縁膜１０５、ゲート絶縁膜１０
２、基板１０１をエッチングしてゲート１０６に自己整
合的に素子分離溝１０７を形成する。これにより、素子
分離幅が小となり、セルサイズが小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にフラッシュメモリ等に用いられる２層フローティン
グゲート電極型のトランジスタ構造及びその製造方法に
関するものである。

【０００２】

【従来の技術】従来よりＥＰＲＯＭを代表とする２層ゲ
ート電極構造を有する半導体記憶装置の研究開発が進
み、特に近年においてはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ（Ｆ−Ｎ）トンネリング現象をデータの書込みと消去
とに用いたフラッシュメモリの研究開発が活発に行われ
ている。

【０００３】従来のＦ−Ｎ現象をデータの書込みと消去
とに利用したフラッシュメモリの一例としてコンタクト
レス型セルアレイ技術を用いてセル面積を縮小した構造
のものが、Ｈ．Ｋｕｍｅ他，１９９２，ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａｌ ｄｉｇｅｓｔ．ｐｐ．９９１〜９９３
に発表されている。

【０００４】図６はこの従来のフラッシュメモリの等価
回路である。同図において、ＱMij（ｉ＝０〜ｎ、ｊ＝
０〜ｍ）はメモリトランジスタＱsij （ｉ＝０〜ｎ、ｊ
＝１〜２）は選択トランジスタである。メモリトランジ
スタＱMij （ｉ＝０〜ｎ、ｊ＝０〜ｍ）のコントロール
・ゲート電極は、各行毎にワード線Ｗi （ｉ＝０〜ｍ）
に接続されている。

【０００５】メモリトランジスタＱMij （ｉ＝０〜ｎ、
ｊ＝０〜ｍ）のうち、同一列に存在している第１のメモ
リトランジスタ群ＱMoj （ｊ＝０〜ｍ）のドレインは、
ローカルデータラインＬDOを通して第１の選択トランジ
スタＱS01 のソースに接続されている。第１のメモリト
ランジスタ群ＱMOj （ｊ＝０〜ｍ）のソースは、ローカ
ルソースラインＬSOを通して第２の選択トランジスタＱ
SO2 のドレインに接続されている。

【０００６】第１の選択トランジスタＱS01 のドレイン
は、グローバルデータラインＤ0 に接続されており、ゲ
ートは第１の選択線ＳＴ１によって制御される。第２の
選択トランジスタＱSO2 のソースは、コスモソースライ
ンＳに接続されており、ゲートは第２の選択線ＳＴ２に
よって制御される。

【０００７】第１の選択トランジスタＱS01 、第１のメ
モリトランジスタ群ＱMoj （ｊ＝０〜ｍ）、第２の選択
トランジスタＱso2 によって１つのノア型メモリセルア
レイブロックＮＯＲを構成している。このノア型メモリ
セルアレイブロックＮＯＲが複数の行列を形成して、メ
モリセルアレイを構成している。

【０００８】図７は従来例の２つのノア型メモリセルア
レイブロックＮＯＲの一部の平面図であり、ここでは各
々ブロックのドレインとソースに接続されている選択ト
ランジスタは省略している。特にここでは説明がしやす
いように、ＱM00 ，ＱM01 ，ＱM02 ，ＱM10 ，ＱM11 ，
ＱM12 の６ビットについて示している。

【０００９】図８（Ａ）（Ｂ）はそれぞれ図７のＡ−
Ａ’及びＢ−Ｂ’に沿った断面図である。図７，図８
（Ａ），（Ｂ）において２０１は半導体基板、２０２は
第１のゲート絶縁膜、２０３は第１のフローティングゲ
ート電極形成パターン、２０３ａ２０３ｂ，２０３ｃは
それぞれメモリトランジスタＱM00 ，ＱM01 ，ＱM02 の
第１のフローティングゲート電極、２０３ｄ，２０３
ｅ，２０３ｆはそれぞれメモリトランジスタＱM10 ，Ｑ
M11 ，ＱM12 の第１のフローティングゲート電極、２０
４ａ，２０４ｂ，はそれぞれメモリトランジスタＱM00
，ＱM01 ，ＱM02 のソース及びドレイン、２０４ｃ，
２０４ｄはそれぞれメモリトランジスタＱM10 ，ＱM11
，ＱM12 のソース及びドレイン、２０５は第１の層間
絶縁膜、２０６は第２のフローティングゲート電極形成
パターン、２０６ａ，２０６ｂ，２０６ｃはそれぞれメ
モリトランジスタＱM00 ，ＱM01 ，ＱM02 の第２のフロ
ーティングゲート電極、２０６ｄ，２０６ｅ，２０６ｆ
はそれぞれメモリトランジスタＱM10，ＱM11 ，ＱM12
の第２のフローティングゲート電極、２０９は第２のゲ
ート絶縁膜、２１０はコントロールゲート電極、２１１
ａ，２１１ｂ，２１１ｃ，２１１ｄは各行毎の素子分離
を行うための素子分離用不純物拡散層領域、２１２は第
２の層間絶縁膜、２１３は金属配線、２１４はフィール
ド絶縁膜、２２０はフィールド形成パターンである。

【００１０】この半導体記憶装置の構造的特徴は、メモ
リトランジスタＱM00 に代表されるメモリトランジスタ
の第１のゲート絶縁膜２の膜厚が例えば１００オングス
トロームと薄く、且つ第１のフローティングゲート電極
２０３ａ上の第２のフローティングゲート電極２０６ａ
が、第２のフローティングゲート電極２０６ａとコント
ロールゲート電極２１０の間に形成される容量を、第１
のフローティングゲート電極２０３ａと半導体基板２０
１の間に形成される容量よりも大きくすることから、例
えば３Ｖのような低電圧で第１のフローティングゲート
電極２０３ａと、ソース２０４ａ、ドレイン２０４ｂと
の間のＦ−Ｎトンネリング現象が容易に生じるようにし
たことである。従って、この従来例はこの動作原理（Ｆ
−Ｎトンネリング）を利用してデータの書込みと消去を
行う。

【００１１】次に、この半導体記憶装置の動作を図６の
所定のノア型メモリアレイブロックＱS02 ，ＱM00 ，Ｑ
M01 ，ＱM02 ，………ＱM0m ，ＱS02 にアクセスすると
して説明する。尚、各トランジスタはＮチャネル型トラ
ンジスタとする。

【００１２】この場合のデータ消去、データ書込み、デ
ータ読出しの各モードにおける第１の選択線ＳＴ１、ロ
ーカルデータラインＬD0，ローカルソースラインＬS0、
ワード線Ｗ0 ，Ｗ1 ，Ｗ2 ，………Ｗm ，及び第２の選
択線ＳＴ２の電位を図９に示す。ここで、表中の数値の
単位はいずれもボルト（Ｖ）である。選択したトランジ
スタＱM00 ，ＱM01 ，ＱM02 ，ＱM0m として説明する。

【００１３】以下の説明において、データの消去はフロ
ーティングゲート電極へ電子を注入すること、一方デー
タの書込みはフローティングゲート電極から電子を引き
抜くことである。

【００１４】最初に、メモリトランジスタＱM00 ，ＱM0
1 ，ＱM02 ，ＱM0m のデータを消去するモードについて
説明する。まず、メモリトランジスタＱM00 のデータを
消去する時、グローバルデータラインＤ0 を０Ｖに設定
し、第１の選択線ＳＴ１を例えば３Ｖに設定する。これ
より第１の選択トランジスタＱS01 はオン状態となり、
ローカルデータラインＬD0に０Ｖが出力される。コモン
ソースラインは常に０Ｖの設定となっており、第２の選
択線ＳＴ２を例えば３Ｖに設定することにより第２の選
択トランジスタＱS02 をオン状態とし、ローカルソース
ラインＬS0に０Ｖが出力される。

【００１５】この時、同一ノア型メモリセルアレイブロ
ック内のメモリトランジスタに接続しているすべてのワ
ード線Ｗ0 ，Ｗ1 ，Ｗ2 ，Ｗm には例えば１３Ｖによう
な正の高電圧が印加されるため、第１のゲート絶縁膜２
０２の中の電界が強くなり、Ｆ−Ｎトンネリング現象が
発生して第１のゲート絶縁膜２０２を介して第１のフロ
ーティングゲート電極へ電子が注入され、メモリトラン
ジスタＱM00 ，ＱM01，ＱM02 ，ＱM0m のしきい値電圧
が上昇する。この状態がデータ消去の状態であり、図１
０（ｂ）と図１１にその様子を示している。

【００１６】同一ワード線を共有しない別のノア型メモ
リセルアレイブロック内のメモリトランジスタでは、デ
ータを消去しない場合、各ワード線を０Ｖに設定するこ
とにより、データを保存する。

【００１７】つまり選択したメモリトランジスタのデー
タ消去を行う時には、そのメモリトランジスタのソース
ドレイン領域が０Ｖとなるように各信号線のバイアスを
設定し、そのメモリトランジスタのワード線を高レベル
の電圧を印加することによりＦ−Ｎトンネリング現象を
利用してフローティングゲート電極に電子を注入しデー
タ消去を行う。

【００１８】次にデータをメモリトランジスタＱM00 ，
ＱM01 ，ＱM02 ，ＱM0m に書込むモードについて説明す
る。まずメモリトランジスタＱM00 にデータを書込む
時、グローバルデータラインＤ0 を例えば３Ｖに設定
し、第１の選択線ＳＴ１を３Ｖに設定する。これより第
１の選択トランジスタＱS01 はオン状態となりローカル
データラインＬD0に３Ｖが出力される。ローカルソース
ラインＬS0は第２の選択線ＳＴ２を０Ｖとし第２の選択
トランジスタＱSn2 をオフ状態とすることにより、フロ
ーティング状態に設定される。

【００１９】この状態でワード線Ｗ0 を例えば−９Ｖに
設定することにより、第１のゲート絶縁膜２０２中の電
界が強くなり、Ｆ−Ｎトンネリング現象が発生して第１
のフローティングゲート電極２０３ａから第１のゲート
絶縁膜２０２を介してドレイン２０４ｂに電子が引き抜
かれ、メモリトランジスタＱM00 のしきい値電圧が低下
する。この状態がデータを書き込んだ状態であり、図１
０（ａ）と図１１にその様子を示す。

【００２０】一方同一列に存在している選択されていな
いメモリトランジスタＱM01 ，ＱM02 ，ＱM0m のワード
線Ｗ1 ，Ｗ2 ，Ｗm は３Ｖに設定されるためＦ−Ｎトン
ネルング現象は生じない。

【００２１】メモリトランジスタＱM01 にデータを書込
む時は、ワード線Ｗ1 に例えば−９Ｖの電圧を印加す
る。他ワード線Ｗ0 ，Ｗ2 ，Ｗm は３Ｖに設定し、その
他の信号線グローバルデータライン，ＳＴ１，ローカル
データライン，コモンソースライン，ＳＴ２の電圧設定
は、メモリトランジスタＱM00 にデータを書込む場合と
同一である。

【００２２】つまり、選択したメモリトランジスタにデ
ータの書込みを行う場合、そのメモリトランジスタのソ
ースをフローティング状態とし、ドレインを３Ｖ、ワー
ド線を−９Ｖとしてフローティングゲート電極とドレイ
ン間の第１のゲート絶縁膜中に高電界を生じさせ、Ｆ−
Ｎトンネリング現象を利用して、フローティングゲート
電極からドレインに電子を引き抜くことにより、データ
書込みを実現する。

【００２３】次にメモリトランジスタＱM00 ，ＱM01 ，
ＱM02 ，ＱM0m に記憶されたデータを読み出す場合につ
いて説明する。まずメモリトランジスタＱM00 のデータ
を読み出す場合、グローバルデータラインＤ０を１Ｖ、
第１の選択線ＳＴ１を３Ｖ、第２の選択線ＳＴ２を３Ｖ
に設定する。これより第１の選択トランジスタＱS01、
第２の選択トランジスタＱS02 は共にオン状態となり、
ローカルデータラインＬD0に１Ｖが出力され、コモンソ
ースラインＳは常に０Ｖに設定されているためにローカ
ルソースラインＬS0には０Ｖが出力される。この状態で
ワード線Ｗ0 を３Ｖに他のワード線Ｗ1 ，Ｗ2 ，Ｗm は
０Ｖに設定する。

【００２４】この時、メモリトランジスタＱM00 が消去
状態であれば、フローティングゲート電極中に電子が存
在しているため、しきい値電圧がワード線に印加された
電圧より高いため、グローバルデータラインＤ0 からコ
モンソースラインＳに電流が流れない。

【００２５】反対に書込み状態であれば、フローティン
グゲート電極中に電子が存在していないため、しきい値
電圧はワード線に印加された電圧より低いため、グロー
バルデータラインＤ0 からコモンソースラインＳに電流
が流れる。

【００２６】次に図９中の隣りあうＮＯＲ型メモリセル
アレイブロックをメモリトランジスタＱM00 ，ＱM10 と
第１の選択トランジスタＱS01 ，ＱS11 と第２の選択ト
ランジスタＱS02 ，ＱS12 に代表させて、消去状態と書
込み状態のバイアス状態を説明する。

【００２７】この時の各グローバルデータラインＤ0 ，
Ｄ1 各ローカルデータラインＬD0，ＬD1，各ローカルソ
ースラインＬS0，ＬS1、ワード線Ｗ1 、第１の選択線Ｓ
Ｔ１、第２の選択線ＳＴ２、コモンソースラインＳの電
位を図１２に示す。尚、図１２の数値の単位はボルトで
ある。

【００２８】さて、メモリトランジスタＱM00 ，ＱM10
のコントロールゲート電極２１０は同一のワード線Ｗ0
に接続されている。このため、消去モードには選択性が
ないが、書込みモードではローカルデータラインＬD0及
びＬD1の電位制御により選択書込みを実現する。

【００２９】今、メモリトランジスタＱM00 を書込み
に、一方、メモリトランジスタＱM10を書込まない場合
を考える。この時メモリトランジスタＱM00 は前述した
書込みのバイアス状態になるが、メモリトランジスタＱ
M10 は書込みを行わないため、ローカルデータラインが
０Ｖとなるようにグローバルデータラインの電位が０Ｖ
に設定される。

【００３０】メモリトランジスタＱM00 のバイアス状態
はコントロールゲート電極に−９Ｖ、ドレインに３Ｖと
なっているのに対して、メモリトランジスタＱM10 のド
レインには０Ｖが印加されており、コントロールゲート
電極−ドレイン間の電界がメモリトランジスタＱM00 と
比較してメモリトランジスタＱM10 の方が弱くなる。こ
のため、メモリトランジスタＱM10 ではＦ−Ｎトンネリ
ング現象が発生せず、誤書込みが防止される。

【００３１】以上の説明から従来の半導体記憶装置の特
徴は、消去・書込み時に、共にＦ−Ｎトンネリング現象
を利用していることである。また複数のメモリトランジ
スタの一方のドレイン側は同一のローカルデータライン
に接続され、第１の選択トランジスタを介してグローバ
ルデータラインに接続され、他方のソース側は同一のロ
ーカルソースラインに接続され、第２の選択トランジス
タを介してコモンソースラインに接続されていることも
特徴の１つである。

【００３２】更にはまた、上述した複数のメモリトラン
ジスタと２つの選択トランジスタで１つのノア型メモリ
セルアレイブロックを形成しており、同一ワード線に接
続されている同一行のメモリトランジスタはそれぞれ独
立したドレインソースを持ち、互いをフィールド絶縁膜
で分離しているという特徴をも有している。

【００３３】しかしながら、従来の半導体記憶装置は各
々のノア型メモリセルアレイブロックがそれぞれ独立し
たソースドレインを持たねばならず、このため同一ワー
ド線（同一行）に接続されているメモリトランジスタは
互いをフィールド絶縁膜で分離するように構成してい
る。

【００３４】フィールド絶縁膜による素子分離を用いた
場合、バーズビークによる素子分離幅の拡大は避けられ
ず、結果としてワード線方向のセルサイズの縮小が困難
になる。

【００３５】さて上記課題を解決する公知技術として、
特開平２−８７６７７号公報が挙げられる。この公知技
術を図１３を参照して説明する。

【００３６】図１３において３０１は半導体基板、３０
２は第１のゲート絶縁膜、３０４は拡散層領域、３０７
は素子分離溝、３０８は溝内絶縁膜、３０９は第２のゲ
ート絶縁膜、３１０はコントロールゲート電極、３１４
はフィールド絶縁膜、３１５はフローティングゲート電
極、３１７は側面絶縁膜、３１８は層間絶縁膜、３１９
はコンタクト孔、３１３は金属配線である。

【００３７】次にこの公知技術を工程毎に順を追って説
明する。まず半導体基板３０１上に公知技術でフィール
ド絶縁膜３１４とトランジスタ領域に第１のゲート絶縁
膜３０２を形成する。メモリセル部に後にメモリセルト
ランジスタのフローティングゲートとなるフローティン
グゲート電極３１５をパターニングすると図１３（ａ）
が得られる。

【００３８】次にレジストマスク３１６をメモリセル部
の素子分離領域となる部分のみを除くようにパターニン
グすると図１３（ｂ）が得られる。

【００３９】次にレジストマスク３１６をマスクにし
て、フローティングゲート電極３１５と第１のゲート絶
縁膜３０２と半導体基板３０１を順次エッチングして素
子分離溝３０７を形成して、その後にレジストマスク３
１６を剥離すると図１３（ｃ）が得られる。

【００４０】その後熱酸化法によりフローティングゲー
ト電極３１５上の第２のゲート絶縁膜３０９、素子分離
溝３０７内の側壁絶縁膜および周辺トランジスタ部のゲ
ート絶縁膜を同時に形成する。続いてＣＶＤ法により素
子分離溝３０７内に絶縁膜を堆積させ、エッチバックし
て溝内絶縁膜３０８を形成すると、図１３（ｄ）を得
る。

【００４１】続いてメモリセルトランジスタのコントロ
ールゲートおよび周辺トランジスタのゲートとなる多結
晶シリコン膜などからなるコントロールゲート電極３０
１を形成し、その表面を熱酸化法などにより酸化して側
面絶縁膜３１７を形成すると図１３（ｅ）を得る。

【００４２】最後に、周辺トランジスタ部の拡散層領域
３０４、メモリセル部の拡散層領域（図示せず）、層間
絶縁膜３１８、コンタクト孔３１９、金属配線３１３を
形成して図１３（ｆ）を得て完成する。

【００４３】本公知技術の特徴は、メモリセルトランジ
スタがフローティングゲート電極をパターニングすると
同時に形成される素子分離用の溝で互いに分離され、チ
ャンネル領域とフローティングゲート電極が自己整合的
に形成されることである。

【００４４】

【発明が解決しようとする課題】ところが上記公知技術
をそのまま従来例に適用してしまうと、以下に示すよう
な不具合が生じてしまう。

【００４５】従来の半導体記憶装置におけるメモリトラ
ンジスタのフローティングゲート電極は、２層のフロー
ティングゲート電極で構成されている。図１３に示した
公知技術と同様に第１のフローティングゲート電極に対
して、自己整合的にチャンネル領域を形成する。

【００４６】ところがこの公知技術では、フローティン
グゲート電極を形成した後に素子分離用の溝を形成し、
コントロールゲート電極を形成した後にメモリセルトラ
ンジスタのドレインソースの不純物拡散層領域を形成す
るのに対して、従来の半導体記憶装置では第１のフロー
ティングゲート電極を形成した後にメモリセルトランジ
スタのドレインソースの不純物拡散層領域を形成する。

【００４７】このため図１３の公知技術をそのまま図６
〜８に示した従来の半導体記憶装置に適用した場合、メ
モリトランジスタのドレインソース領域に素子分離溝が
形成されてしまい、ドレインソースの不純物拡散層領域
が形成されず、メモリセルトランジスタは動作しない。

【００４８】従って、特開平２−８７６７７号公報の公
知技術をそのまま図６〜８の従来の半導体記憶装置には
適用できないという問題がある。

【００４９】本発明の目的は、メモリセルトランジスタ
のフローティングゲート電極に対して自己整合的にソー
スドレイン領域や素子間分離領域を形成して、セルサイ
ズの縮小化を図った半導体記憶装置及びその製造方法を
提供することである。

【００５０】

【課題を解決するための手段】本発明による半導体記憶
装置は、半導体基板と、この半導体基板の一主表面上に
形成された第１のゲート絶縁膜と、この第１のゲート絶
縁膜の上に形成された第１のフローティングゲート電極
と、この第１のフローティング電極に対して自己整合的
に形成されたソース及びドレイン領域と、前記第１のフ
ローティングゲート電極上にこの電極と接続されて同電
位となるように形成された第２のフローティングゲート
電極と、この第２のフローティングゲート電極に対して
自己整合的に形成された素子分離溝と、前記第２のフロ
ーティングゲート電極上に形成された第２のゲート絶縁
膜と、この第２のゲート絶縁膜上に形成されたコントロ
ールゲート電極とを含むことを特徴とする。

【００５１】本発明による半導体記憶装置の製造方法
は、半導体基板の一主表面上に第１のゲート絶縁膜を形
成する工程と、この第１のゲート絶縁膜上に第１のフロ
ーティングゲート電極を形成する工程と、前記第１のフ
ローティングゲート電極を用いて自己整合的にソース及
びドレイ領域を形成する工程と、隣接する前記第１のフ
ローティングゲート電極間に絶縁膜を選択的に形成する
工程と、前記第１のフローティングゲート電極と前記絶
縁膜とを覆って第２のフローティングゲート電極となる
導電膜を形成する工程と、隣接する前記第１のフローテ
ィングゲート電極の間の一部の素子分離溝となるべき部
分の前記導電膜を選択的に除去する工程と、残存する前
記導電膜をマスクとし前記絶縁膜、前記ソース及びドレ
イン領域、更に前記半導体基板をエッチング処理して前
記素子分離溝を形成する工程と、前記素子分離溝内に絶
縁膜を充填する工程と、前記第２のフローティングゲー
ト電極上に第２のゲート絶縁膜を形成する工程と、この
第２のゲート絶縁膜上にコントロールゲート電極を選択
的に形成する工程とを含むことを特徴とすることを特徴
とする。

【００５２】

【実施例】次に本発明の実施例について図面を参照して
説明する。尚、本発明では回路構成、基本動作について
は従来の半導体記憶装置と同一である。

【００５３】図１は本発明の半導体記憶装置の一実施例
の平面図であり、特に２つのノア型メモリセルアレイブ
ロックの一部の平面図である。ここでも従来例と同じよ
うにそれぞれのブロックのドレインとソースに接続され
ている選択トランジスタは省略している。

【００５４】図２（ａ），図２（ｂ）はそれぞれ図１の
Ａ−Ａ’及びＢ−Ｂ’に沿った断面図であり、特に図２
（ａ）は図１のＡ−Ａ’に沿った３つのメモリトランジ
スタの断面図を示している。

【００５５】本実施例によれば本発明の半導体記憶装置
は、第１のフローティングゲート電極１０３ａ〜１０３
ｃに対し自己整合的に形成されたドレインソース領域１
０４ａ〜１０４ｆと、第２のフローティングゲート電極
１０６ａ〜１０６ｃに対し自己整合的に形成された素子
分離溝１０７により電気的に絶縁分離されたメモリトラ
ンジスタを含んでなる。

【００５６】まず本発明の半導体記憶装置の製造方法に
ついて説明する。図３（ａ）〜（ｃ）図４（ａ）〜
（ｃ）は上記実施例の製造方法の一例を示す工程順の断
面図である。

【００５７】まず例えばＰ型の半導体基板１０１上に、
例えば熱酸化法で二酸化シリコンからなる厚さ１００オ
ングストロームの第１のゲート絶縁膜１０２を形成した
後で、例えばＣＶＤ法でリンなどのＮ型不純物を導入し
た厚さ４０００オングストロームからなる多結晶シリコ
ン膜を成長させ、第１のフローティングゲート電極形成
パターンによりエッチングを行い第１のフローティング
ゲート電極１０３を形成する。

【００５８】次に第１のフローティングゲート電極１０
３をマスクにして例えばヒ素などのＮ型不純物を５×１
０¹⁵（ｃｍ^-2）導入して、メモリトランジスタのソース
ドレインとなる拡散層領域を形成する。ついで全面に例
えばＣＶＤ法で二酸化シリコンなどからなる厚さ８００
０オングストロームの第１の層間絶縁膜１０５を成長
し、エッチバックすることで隣接する第１のフローティ
ングゲート電極１０３間を埋め込むと、図３（ａ）を得
る。

【００５９】次に例えばＣＶＤ法でリンなどのＮ型不純
物を導入した厚さ２０００オングストロームからなる多
結晶シリコン膜を成長させ、第２のフローティングゲー
ト電極形成パターンによりエッチングを行い第２のフロ
ーティングゲート電極１０６を形成すると図３（ｂ）を
得る。

【００６０】次に第２のフローティングゲート電極１０
６をマスクにして、第１の層間絶縁膜１０５、第１のゲ
ート絶縁膜１０２、半導体基板１０１を順次選択的にエ
ッチングして、素子分離溝１０７を第２のフローティン
グゲート電極に対して自己整合的に形成する。このとき
半導体基板１０１に形成された拡散層領域１０４の接合
深さよりも素子分離溝１０７の深さを深く、例えば２μ
ｍに設定する。これにより図３（ｃ）を得る。

【００６１】次に例えばＣＶＤ法で二酸化シリコンから
なる厚さ５０００オングストロームの溝内絶縁膜１０８
を成長し、エッチバックすることで、素子分離溝１０７
を埋め込む。これにより図４（ａ）を得る。

【００６２】次に例えば熱酸化法で二酸化シリコンから
なる厚さ２００オングストロームの第２のゲート絶縁膜
１０９を形成する。そのあとで例えばＣＶＤ法でリンな
どのＮ型不純物を導入した厚さ３０００オングストロー
ムの多結晶シリコン膜を成長し、コントロールゲート電
極形成パターンでエッチングすることによりコントロー
ルゲート電極１１０を形成し、半導体基板１と同じ導電
型の例えばボロンなどのＰ型不純物を１×１０¹⁵（ｃｍ
^-2）導入して素子分離用不純物拡散層領域１１１（図２
（ｂ）に示す）を形成すると図４（ｂ）を得る。

【００６３】最後に、例えばＢＰＳＧなどからなる厚さ
５０００オングストロームの第２の層間絶縁膜１０５を
ＣＶＤ法により形成し、コンタクト孔（図示せず）、金
属配線１１３を形成し、図４（ｃ）を得る。

【００６４】前述したように、本発明では第１のフロー
ティングゲート電極により拡散層領域を自己整合的に形
成し、第２のフローティングゲート電極により素子分離
溝を自己整合的に形成して、隣りあうメモリセルトラン
ジスタを絶縁分離するようにしているため、バーズビー
クにより素子分離幅を大きくすることなくセルサイズを
小さくすることが可能である。

【００６５】図５（ａ），（ｂ）は本発明の第２の実施
例を示す半導体記憶装置の断面図である。本実施例の特
徴は、素子分離溝１０７内に半導体基板１０１と同じ導
電型の不純物を導入したところで、図３（ｃ）の後に例
えばボロンなどからなるＰ型の不純物を１×１０¹⁵（ｃ
ｍ^-2）回転注入することで実現する。こうして、素子分
離溝１０７の内壁面に溝内不純物領域１２０が形成され
る。

【００６６】このようにすることで、隣接するメモリセ
ルトランジスタ間の微小リーク電流を完全に遮断するこ
とが可能であり、ＰＲ技術のパターン分離限界まで素子
分離溝幅を細くすることが可能である。

【００６７】

【発明の効果】以上説明したように本発明は、第１のフ
ローティングゲート電極に対して自己整合的にソースド
レインとなる拡散層領域を形成し、第１のフローティン
グゲート電極上の第２のフローティングゲート電極に対
して自己整合的に素子分離溝を形成するようにしたの
で、次のような効果がある。

【００６８】従来の半導体記憶装置では隣接するメモリ
セルトランジスタの素子分離をフィールド絶縁膜で行っ
ていた。今、例えばフィールド絶縁膜を形成する際に生
じるバーズビーク幅が片側で０．１μｍであるとすれ
ば、素子分離幅は設計値に対して０．２μｍ大きくなっ
てしまう。

【００６９】このバーズビーク分はメモリトランジスタ
のソースドレイン領域幅を減少させる方向に働き、拡散
層抵抗の増大につながるため、この分を考慮して素子分
離幅を設計しなければならない。ところが本発明ではバ
ーズビーグは発生せず、且つソースドレイン幅の減少は
起きないため、第２のフローティングゲート電極をパタ
ーニングする際のＰＲ技術によるパターン分離限界まで
素子分離幅を小さくすることが可能である。

【００７０】素子分離幅を従来の方法、構造では０．６
μｍとすると、本発明では０．４μｍでよいことにな
り、ワード線方向のセルサイズは０．２μｍ小さくする
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の平面図である。

【図２】（ａ）は図１のＡ−Ａ’線に沿う断面図、
（ｂ）は同じくＢ−Ｂ’線に沿う断面図である。

【図３】（ａ）〜（ｃ）は本発明の一実施例の製造工程
順の断面図である。

【図４】（ａ）〜（ｃ）は本発明の一実施例の製造工程
順の断面図である。

【図５】（ａ），（ｂ）は本発明の他の実施例の各断面
図である。

【図６】ノア型半導体記憶装置の一部等価回路図であ
る。

【図７】従来の半導体記憶装置の平面図である。

【図８】（ａ）は図７のＡ−Ａ’線に沿う断面図、
（ｂ）は同じくＢ−Ｂ’線に沿う断面図である。

【図９】図６の回路の一動作時の各部の信号状態を示す
図である。

【図１０】フラッシュメモリのセルトランジスタの書込
み状態と消去状態とを説明する図である。

【図１１】フラッシュメモリのセルトランジスタの書込
み状態と消去状態とにおける電圧−電流特性を示す図で
ある。

【図１２】図６の回路の他の動作時の各部の信号状態を
示す図である。

【図１３】（ａ）〜（ｆ）は従来の半導体記憶装置の製
造工程順の断面図である。

【符号の説明】

１０１ 半導体基板 １０２ 第１のゲート絶縁膜 １０３，１０３ａ〜１０３ｆ 第１のフローティングゲ
ート電極 １０４，１０４ａ〜１０４ｄ ソースドレイン拡散層領
域 １０５ 第１の層間絶縁膜 １０６，１０６ａ〜１０６ｆ 第２のフローティングゲ
ート電極 １０７ 素子分離溝 １０８ 溝内絶縁膜 １０９ 第２のゲート絶縁膜 １１０ コントロールゲート電極 １１１ａ〜１１１ｈ 素子分離用不純物拡散層領域 １１２ 第２の層間絶縁膜 １１３ 金属配線 １２０ 溝内不純物領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、この半導体基板の一主表
   面上に形成された第１のゲート絶縁膜と、この第１のゲ
   ート絶縁膜の上に形成された第１のフローティングゲー
   ト電極と、この第１のフローティング電極に対して自己
   整合的に形成されたソース及びドレイン領域と、前記第
   １のフローティングゲート電極上にこの電極と接続され
   て同電位となるように形成された第２のフローティング
   ゲート電極と、この第２のフローティングゲート電極に
   対して自己整合的に形成された素子分離溝と、前記第２
   のフローティングゲート電極上に形成された第２のゲー
   ト絶縁膜と、この第２のゲート絶縁膜上に形成されたコ
   ントロールゲート電極とを含むことを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記素子分離溝の内壁面に設けられた不
   純物領域を含むことを特徴とする請求項１記載の半導体
   記憶装置。
3. 【請求項３】 フラッシュメモリとして動作することを
   特徴とする請求項１または２記載の半導体記憶装置。
4. 【請求項４】 半導体基板の一主表面上に第１のゲート
   絶縁膜を形成する工程と、この第１のゲート絶縁膜上に
   第１のフローティングゲート電極を形成する工程と、前
   記第１のフローティングゲート電極を用いて自己整合的
   にソース及びドレイ領域を形成する工程と、隣接する前
   記第１のフローティングゲート電極間に絶縁膜を選択的
   に形成する工程と、前記第１のフローティングゲート電
   極と前記絶縁膜とを覆って第２のフローティングゲート
   電極となる導電膜を形成する工程と、隣接する前記第１
   のフローティングゲート電極の間の一部の素子分離溝と
   なるべき部分の前記導電膜を選択的に除去する工程と、
   残存する前記導電膜をマスクとし前記絶縁膜、前記ソー
   ス及びドレイン領域、更に前記半導体基板をエッチング
   処理して前記素子分離溝を形成する工程と、前記素子分
   離溝内に絶縁膜を充填する工程と、前記第２のフローテ
   ィングゲート電極上に第２のゲート絶縁膜を形成する工
   程と、この第２のゲート絶縁膜上にコントロールゲート
   電極を選択的に形成する工程とを含むことを特徴とする
   半導体記憶装置の製造方法。
5. 【請求項５】 前記素子分離溝の内壁面に不純物を導入
   する工程を含むことを特徴とする請求項４記載の半導体
   記憶装置の製造方法。