JPH0714185B2 - クロスコネクト確認方式 - Google Patents
クロスコネクト確認方式Info
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- JPH0714185B2 JPH0714185B2 JP7936491A JP7936491A JPH0714185B2 JP H0714185 B2 JPH0714185 B2 JP H0714185B2 JP 7936491 A JP7936491 A JP 7936491A JP 7936491 A JP7936491 A JP 7936491A JP H0714185 B2 JPH0714185 B2 JP H0714185B2
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Description
【０００１】
【産業上の利用分野】本発明は、クロスコネクトネット
ワークに使用されるクロスコネクト確認方式に関する。
ワークに使用されるクロスコネクト確認方式に関する。
【０００２】
【従来の技術】図４を参照すると、従来のクロスコネク
ト確認方式は、第１乃至第Ｎ（Ｎは２以上の整数）の入
力ライン１１−１〜１１−Ｎと、第１乃至第Ｎの出力ラ
イン１２−１〜１２−Ｎと、マトリックススイッチ１３
と、制御部１４とを有するクロスコネクトネットワーク
に使用される。マトリックススイッチ１３は、典型的に
は空間マトリックススイッチであり、第１乃至第Ｎの入
力端子番号をそれぞれ持つ第１乃至第Ｎの入力端子１５
−１〜１５−Ｎと、第１乃至第Ｎの出力端子番号をそれ
ぞれ持つ第１乃至第Ｎの出力端子１６−１〜１６−Ｎと
を有する。
ト確認方式は、第１乃至第Ｎ（Ｎは２以上の整数）の入
力ライン１１−１〜１１−Ｎと、第１乃至第Ｎの出力ラ
イン１２−１〜１２−Ｎと、マトリックススイッチ１３
と、制御部１４とを有するクロスコネクトネットワーク
に使用される。マトリックススイッチ１３は、典型的に
は空間マトリックススイッチであり、第１乃至第Ｎの入
力端子番号をそれぞれ持つ第１乃至第Ｎの入力端子１５
−１〜１５−Ｎと、第１乃至第Ｎの出力端子番号をそれ
ぞれ持つ第１乃至第Ｎの出力端子１６−１〜１６−Ｎと
を有する。
【０００３】制御部１４は、第１乃至第Ｎの入力端子１
５−１〜１５−Ｎの入力端子番号に対応して、これら第
１乃至第Ｎの入力端子１５−１〜１５−Ｎがそれぞれ接
続されるべき第１乃至第Ｎの出力端子１６−１〜１６−
Ｎのうちの接続先端子の出力端子番号を示す接続情報信
号を記憶しているメモリ１７を有する。このメモリ１７
の記憶内容を図５に示す。
５−１〜１５−Ｎの入力端子番号に対応して、これら第
１乃至第Ｎの入力端子１５−１〜１５−Ｎがそれぞれ接
続されるべき第１乃至第Ｎの出力端子１６−１〜１６−
Ｎのうちの接続先端子の出力端子番号を示す接続情報信
号を記憶しているメモリ１７を有する。このメモリ１７
の記憶内容を図５に示す。
【０００４】図４において、制御部１４は、更に、メモ
リ１７及びマトリックススイッチ１３に接続された制御
ユニット１８を有する。制御ユニット１８は、前記接続
情報信号に従ってマトリックススイッチに第１乃至第Ｎ
の入力端子１５−１〜１５−Ｎと第１乃至第Ｎの出力端
子１６−１〜１６−Ｎのうちの前記接続先端子との間を
クロスコネクトさせるべく、マトリックススイッチを制
御する。
リ１７及びマトリックススイッチ１３に接続された制御
ユニット１８を有する。制御ユニット１８は、前記接続
情報信号に従ってマトリックススイッチに第１乃至第Ｎ
の入力端子１５−１〜１５−Ｎと第１乃至第Ｎの出力端
子１６−１〜１６−Ｎのうちの前記接続先端子との間を
クロスコネクトさせるべく、マトリックススイッチを制
御する。
【０００５】この従来のクロスコネクト確認方式は、マ
トリックススイッチ１３が前記接続情報信号に従って第
１乃至第Ｎの入力端子１５−１〜１５−Ｎと第１乃至第
Ｎの出力端子１６−１〜１６−Ｎとの間を正しくクロス
コネクトしているか否かを確認するためのものである。
この従来のクロスコネクト確認方式においては、第１乃
至第Ｎの入力ライン１１−１〜１１−Ｎがそれぞれ第１
乃至第Ｎの入力端子１５−１〜１５−Ｎに直接的に接続
され、第１乃至第Ｎの出力端子１６−１〜１６−Ｎがそ
れぞれ第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
直接的に接続される。
トリックススイッチ１３が前記接続情報信号に従って第
１乃至第Ｎの入力端子１５−１〜１５−Ｎと第１乃至第
Ｎの出力端子１６−１〜１６−Ｎとの間を正しくクロス
コネクトしているか否かを確認するためのものである。
この従来のクロスコネクト確認方式においては、第１乃
至第Ｎの入力ライン１１−１〜１１−Ｎがそれぞれ第１
乃至第Ｎの入力端子１５−１〜１５−Ｎに直接的に接続
され、第１乃至第Ｎの出力端子１６−１〜１６−Ｎがそ
れぞれ第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
直接的に接続される。
【０００６】第１乃至第Ｎの受信部１９−１〜１９−Ｎ
は、第１乃至第Ｎの入力伝送路２０−１〜２０−Ｎにそ
れぞれ接続されると共に、第１乃至第Ｎの入力ライン１
１−１〜１１−Ｎにそれぞれ接続される。第１乃至第Ｎ
の入力伝送路２０−１〜２０−Ｎの各々が光ファイバで
ある時、第１乃至第Ｎの受信部１９−１〜１９−Ｎは、
第１乃至第Ｎの入力伝送路２０−１〜２０−Ｎから第１
乃至第Ｎの入力光情報信号をそれぞれ受け、第１乃至第
Ｎの入力光情報信号を第１乃至第Ｎの入力電気情報信号
にそれぞれ変換する。ここでは、第１乃至第Ｎの入力電
気情報信号は、それぞれ第１乃至第Ｎの入力デジタル信
号と呼ばれる。第１乃至第Ｎの入力デジタル信号は、第
１乃至第Ｎの入力ライン１１−１〜１１−Ｎを介して第
１乃至第Ｎの入力端子１５−１〜１５−Ｎに送出され
る。
は、第１乃至第Ｎの入力伝送路２０−１〜２０−Ｎにそ
れぞれ接続されると共に、第１乃至第Ｎの入力ライン１
１−１〜１１−Ｎにそれぞれ接続される。第１乃至第Ｎ
の入力伝送路２０−１〜２０−Ｎの各々が光ファイバで
ある時、第１乃至第Ｎの受信部１９−１〜１９−Ｎは、
第１乃至第Ｎの入力伝送路２０−１〜２０−Ｎから第１
乃至第Ｎの入力光情報信号をそれぞれ受け、第１乃至第
Ｎの入力光情報信号を第１乃至第Ｎの入力電気情報信号
にそれぞれ変換する。ここでは、第１乃至第Ｎの入力電
気情報信号は、それぞれ第１乃至第Ｎの入力デジタル信
号と呼ばれる。第１乃至第Ｎの入力デジタル信号は、第
１乃至第Ｎの入力ライン１１−１〜１１−Ｎを介して第
１乃至第Ｎの入力端子１５−１〜１５−Ｎに送出され
る。
【０００７】第１乃至第Ｎの送信部２１−１〜２１−Ｎ
は、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎにそ
れぞれ接続されると共に、第１乃至第Ｎの出力伝送路２
２−１〜２２−Ｎにそれぞれ接続される。第１乃至第Ｎ
の出力伝送路２２−１〜２２−Ｎの各々が光ファイバで
ある時、第１乃至第Ｎの送信部２１−１〜２１−Ｎは、
第１乃至第Ｎの出力ライン１２−１〜１２−Ｎから第１
乃至第Ｎの出力デジタル信号をそれぞれ受け、第１乃至
第Ｎの出力デジタル信号を第１乃至第Ｎの出力光情報信
号にそれぞれ変換する。第１乃至第Ｎの出力光情報信号
は、第１乃至第Ｎの出力伝送路２２−１〜２２−Ｎにそ
れぞれ送出される。
は、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎにそ
れぞれ接続されると共に、第１乃至第Ｎの出力伝送路２
２−１〜２２−Ｎにそれぞれ接続される。第１乃至第Ｎ
の出力伝送路２２−１〜２２−Ｎの各々が光ファイバで
ある時、第１乃至第Ｎの送信部２１−１〜２１−Ｎは、
第１乃至第Ｎの出力ライン１２−１〜１２−Ｎから第１
乃至第Ｎの出力デジタル信号をそれぞれ受け、第１乃至
第Ｎの出力デジタル信号を第１乃至第Ｎの出力光情報信
号にそれぞれ変換する。第１乃至第Ｎの出力光情報信号
は、第１乃至第Ｎの出力伝送路２２−１〜２２−Ｎにそ
れぞれ送出される。
【０００８】この従来のクロスコネクト確認方式におい
て、マトリックススイッチ１３が前記接続情報信号に従
って正しくクロスコネクトしているか否かを確認する際
には、制御ユニット１８は、入力端子番号及び接続情報
信号をメモリ１７から読みだし、入力端子番号及び接続
情報信号をマトリックススイッチ１３の内部メモリ（図
示せず）に格納する。この内部メモリの内容に従って、
マトリックススイッチ１３は入力端子１５（サフィクッ
ス省略）及び出力端子１６（サフィクッス省略）間をク
ロスコネクトする。マトリックススイッチ１３がクロス
コネクトした後、制御部１４は、内部メモリ９から入力
端子番号及び接続情報信号をマトリックススイッチ１３
の状態情報として読みだす。その後、制御ユニット１８
は、状態情報がメモリ１７に記憶された入力端子番号及
び接続情報信号の組み合わせに一致しているか否かを判
定する。
て、マトリックススイッチ１３が前記接続情報信号に従
って正しくクロスコネクトしているか否かを確認する際
には、制御ユニット１８は、入力端子番号及び接続情報
信号をメモリ１７から読みだし、入力端子番号及び接続
情報信号をマトリックススイッチ１３の内部メモリ（図
示せず）に格納する。この内部メモリの内容に従って、
マトリックススイッチ１３は入力端子１５（サフィクッ
ス省略）及び出力端子１６（サフィクッス省略）間をク
ロスコネクトする。マトリックススイッチ１３がクロス
コネクトした後、制御部１４は、内部メモリ９から入力
端子番号及び接続情報信号をマトリックススイッチ１３
の状態情報として読みだす。その後、制御ユニット１８
は、状態情報がメモリ１７に記憶された入力端子番号及
び接続情報信号の組み合わせに一致しているか否かを判
定する。
【０００９】この際、状態情報が前記組み合わせに一致
していれば、制御ユニット１８は、マトリックススイッ
チ１３が入出力端子１５及び１６間のクロスコネクトを
正しく行っていると判定する。状態情報が前記組み合わ
せに一致していなければ、制御ユニット１８は、マトリ
ックススイッチ１３が入出力端子１５及び１６間のクロ
スコネクトを正しく行っていないと判定する。
していれば、制御ユニット１８は、マトリックススイッ
チ１３が入出力端子１５及び１６間のクロスコネクトを
正しく行っていると判定する。状態情報が前記組み合わ
せに一致していなければ、制御ユニット１８は、マトリ
ックススイッチ１３が入出力端子１５及び１６間のクロ
スコネクトを正しく行っていないと判定する。
【００１０】
【発明が解決しようとする課題】この従来のクロスコネ
クト確認方式では、入力ライン１１（サフィクッス省
略）からマトリックススイッチ１３を介して出力ライン
１２（サフィクッス省略）に送られる信号をクロスコネ
クトの確認に用いてはいないので、マトリックススイッ
チ１３が前記接続情報信号に従って入力端子１５及び出
力端子１６間の前記クロスコネクトを正しく行っている
か否かを正確に確認することができない。
クト確認方式では、入力ライン１１（サフィクッス省
略）からマトリックススイッチ１３を介して出力ライン
１２（サフィクッス省略）に送られる信号をクロスコネ
クトの確認に用いてはいないので、マトリックススイッ
チ１３が前記接続情報信号に従って入力端子１５及び出
力端子１６間の前記クロスコネクトを正しく行っている
か否かを正確に確認することができない。
【００１１】本発明の課題は、マトリックススイッチが
接続情報信号に従ってマトリックススイッチの入出力端
子間のクロスコネクトを正しく行っているか否かを正確
に確認することができるクロスコネクト確認方式を提供
することである。
接続情報信号に従ってマトリックススイッチの入出力端
子間のクロスコネクトを正しく行っているか否かを正確
に確認することができるクロスコネクト確認方式を提供
することである。
【００１２】本発明のもう一つの課題は、入力ラインか
らマトリックススイッチを介して出力ラインに送られる
信号をクロスコネクトの確認に用いるクロスコネクト確
認方式を提供することである。
らマトリックススイッチを介して出力ラインに送られる
信号をクロスコネクトの確認に用いるクロスコネクト確
認方式を提供することである。
【００１３】
【課題を解決するための手段】本発明は、第１乃至第Ｎ
（Ｎは２以上の整数）の入力ラインと、マトリックスス
イッチと、制御部とを有するクロスコネクトネットワー
クに使用されるクロスコネクト確認方式であって、前記
マトリックススイッチは、第１乃至第Ｎの入力端子番号
をそれぞれ持つ第１乃至第Ｎの入力端子と、第１乃至第
Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの出力端
子とを有し、前記制御部は、前記第１乃至前記第Ｎの入
力端子の入力端子番号に対応して、これら第１乃至第Ｎ
の入力端子がそれぞれ接続されるべき前記第１乃至前記
第Ｎの出力端子のうちの接続先端子の出力端子番号を示
す接続情報信号を記憶しているメモリと；前記メモリ及
び前記マトリックススイッチに接続され、前記接続情報
信号に従って前記マトリックススイッチに前記第１乃至
前記第Ｎの入力端子と前記第１乃至前記第Ｎの出力端子
のうちの前記接続先端子との間をクロスコネクトさせる
べく、前記マトリックススイッチを制御する制御ユニッ
トと；を有し、前記マトリックススイッチが前記接続情
報信号に従って前記第１乃至前記第Ｎの入力端子と前記
第１乃至前記第Ｎの出力端子との間を正しくクロスコネ
クトしているか否かを確認する前記クロスコネクト確認
方式に適用される。
（Ｎは２以上の整数）の入力ラインと、マトリックスス
イッチと、制御部とを有するクロスコネクトネットワー
クに使用されるクロスコネクト確認方式であって、前記
マトリックススイッチは、第１乃至第Ｎの入力端子番号
をそれぞれ持つ第１乃至第Ｎの入力端子と、第１乃至第
Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの出力端
子とを有し、前記制御部は、前記第１乃至前記第Ｎの入
力端子の入力端子番号に対応して、これら第１乃至第Ｎ
の入力端子がそれぞれ接続されるべき前記第１乃至前記
第Ｎの出力端子のうちの接続先端子の出力端子番号を示
す接続情報信号を記憶しているメモリと；前記メモリ及
び前記マトリックススイッチに接続され、前記接続情報
信号に従って前記マトリックススイッチに前記第１乃至
前記第Ｎの入力端子と前記第１乃至前記第Ｎの出力端子
のうちの前記接続先端子との間をクロスコネクトさせる
べく、前記マトリックススイッチを制御する制御ユニッ
トと；を有し、前記マトリックススイッチが前記接続情
報信号に従って前記第１乃至前記第Ｎの入力端子と前記
第１乃至前記第Ｎの出力端子との間を正しくクロスコネ
クトしているか否かを確認する前記クロスコネクト確認
方式に適用される。
【００１４】本発明の一態様によれば、前記クロスコネ
クト確認方式は、前記第１乃至前記第Ｎの入力端子の入
力端子番号を表す入力端子番号信号をそれぞれ発生する
第１乃至第Ｎの入力端子番号発生手段と；前記第１乃至
前記第Ｎの入力端子番号発生手段にぞれぞれ接続され、
前記第１乃至前記第Ｎの入力端子にぞれぞれ接続され、
前記第１乃至前記第Ｎの入力ラインにぞれぞれ接続され
ると共に、前記第１乃至前記第Ｎの入力ラインを通った
第１乃至第Ｎの入力デジタル信号を供給される第１乃至
第Ｎの処理手段であって、前記第１乃至前記第Ｎの入力
デジタル信号の各々は送信データビットフィールドと、
ゼロ値を表すブランクビットを持ち且つ前記第１乃至前
記第Ｎの入力デジタル信号の各々に周期的に現れるブラ
ンクビットフィールドとを含み、前記第１乃至前記第Ｎ
の処理手段は、前記第１乃至前記第Ｎの入力デジタル信
号を、前記第１乃至前記第Ｎの入力端子の入力端子番号
を表す前記入力端子番号信号を前記第１乃至前記第Ｎの
入力デジタル信号の前記ブランクビットフィールドに挿
入することによって得られる第１乃至第Ｎの処理された
信号にそれぞれ変換するものであり、前記第１乃至前記
第Ｎの処理された信号を前記第１乃至前記第Ｎの入力端
子にそれぞれ送出する前記第１乃至前記第Ｎの処理手段
と；前記メモリにそれぞれ接続され、前記第１乃至前記
第Ｎの出力端子にそれぞれ接続され、前記制御ユニット
にそれぞれ接続された第１乃至第Ｎの判定手段であっ
て、前記第１乃至前記第Ｎの判定手段は、前記第１乃至
前記第Ｎの出力端子から第１乃至第Ｎの出力デジタル信
号をぞれぞれ受けると共に、前記メモリから前記第１乃
至前記第Ｎの入力端子の入力端子番号のうちの対応番号
をそれぞれ受け、前記第１乃至前記第Ｎの入力端子の入
力端子番号の前記対応番号は、前記第１及び前記第Ｎの
判定手段がそれぞれ接続されている前記第１乃至前記第
Ｎの出力端子の出力端子番号に対応するものであり、前
記第１乃至前記第Ｎの判定手段は、前記第１乃至前記第
Ｎの出力デジタル信号に含まれている入力端子番号信号
によって表された入力端子番号が、前記第１乃至前記第
Ｎの入力端子の入力端子番号の前記対応番号に一致する
か否かについての判定をそれぞれ行い、前記判定の結果
を表す判定結果信号をそれぞれ出力し、前記制御ユニッ
トに送出するものである前記第１乃至前記第Ｎの判定手
段と；を有し、前記制御ユニットは、前記判定結果信号
を受け、前記判定の前記結果のすべてが肯定的であれ
ば、前記マトリックススイッチが前記クロスコネクトを
正確に実行していると確認し、前記判定の前記結果の少
なくとも一つが否定的であれば、前記マトリックススイ
ッチが前記クロスコネクトを正確に実行していないと確
認することを特徴とする。
クト確認方式は、前記第１乃至前記第Ｎの入力端子の入
力端子番号を表す入力端子番号信号をそれぞれ発生する
第１乃至第Ｎの入力端子番号発生手段と；前記第１乃至
前記第Ｎの入力端子番号発生手段にぞれぞれ接続され、
前記第１乃至前記第Ｎの入力端子にぞれぞれ接続され、
前記第１乃至前記第Ｎの入力ラインにぞれぞれ接続され
ると共に、前記第１乃至前記第Ｎの入力ラインを通った
第１乃至第Ｎの入力デジタル信号を供給される第１乃至
第Ｎの処理手段であって、前記第１乃至前記第Ｎの入力
デジタル信号の各々は送信データビットフィールドと、
ゼロ値を表すブランクビットを持ち且つ前記第１乃至前
記第Ｎの入力デジタル信号の各々に周期的に現れるブラ
ンクビットフィールドとを含み、前記第１乃至前記第Ｎ
の処理手段は、前記第１乃至前記第Ｎの入力デジタル信
号を、前記第１乃至前記第Ｎの入力端子の入力端子番号
を表す前記入力端子番号信号を前記第１乃至前記第Ｎの
入力デジタル信号の前記ブランクビットフィールドに挿
入することによって得られる第１乃至第Ｎの処理された
信号にそれぞれ変換するものであり、前記第１乃至前記
第Ｎの処理された信号を前記第１乃至前記第Ｎの入力端
子にそれぞれ送出する前記第１乃至前記第Ｎの処理手段
と；前記メモリにそれぞれ接続され、前記第１乃至前記
第Ｎの出力端子にそれぞれ接続され、前記制御ユニット
にそれぞれ接続された第１乃至第Ｎの判定手段であっ
て、前記第１乃至前記第Ｎの判定手段は、前記第１乃至
前記第Ｎの出力端子から第１乃至第Ｎの出力デジタル信
号をぞれぞれ受けると共に、前記メモリから前記第１乃
至前記第Ｎの入力端子の入力端子番号のうちの対応番号
をそれぞれ受け、前記第１乃至前記第Ｎの入力端子の入
力端子番号の前記対応番号は、前記第１及び前記第Ｎの
判定手段がそれぞれ接続されている前記第１乃至前記第
Ｎの出力端子の出力端子番号に対応するものであり、前
記第１乃至前記第Ｎの判定手段は、前記第１乃至前記第
Ｎの出力デジタル信号に含まれている入力端子番号信号
によって表された入力端子番号が、前記第１乃至前記第
Ｎの入力端子の入力端子番号の前記対応番号に一致する
か否かについての判定をそれぞれ行い、前記判定の結果
を表す判定結果信号をそれぞれ出力し、前記制御ユニッ
トに送出するものである前記第１乃至前記第Ｎの判定手
段と；を有し、前記制御ユニットは、前記判定結果信号
を受け、前記判定の前記結果のすべてが肯定的であれ
ば、前記マトリックススイッチが前記クロスコネクトを
正確に実行していると確認し、前記判定の前記結果の少
なくとも一つが否定的であれば、前記マトリックススイ
ッチが前記クロスコネクトを正確に実行していないと確
認することを特徴とする。
【００１５】本発明のもう一つの態様によれば、前記ク
ロスコネクト確認方式は、前記メモリにそれぞれ接続さ
れ、前記第１乃至前記第Ｎの入力端子にぞれぞれ接続さ
れ、前記第１乃至前記第Ｎの入力ラインにぞれぞれ接続
されると共に、前記第１乃至前記第Ｎの入力ラインを通
った第１乃至第Ｎの入力デジタル信号をそれぞれ供給さ
れる第１乃至第Ｎの処理手段であって、前記第１乃至前
記第Ｎの入力デジタル信号の各々は送信データビットフ
ィールドと、ゼロ値を表すブランクビットを持ち且つ前
記第１乃至前記第Ｎの入力デジタル信号の各々に周期的
に現れるブランクビットフィールドとを含み、前記第１
乃至前記第Ｎの処理手段は、前記メモリから前記第１乃
至前記第Ｎの出力端子の出力端子番号のうちの対応番号
を表す対応端子番号信号をそれぞれ受け、前記第１及び
前記第Ｎの出力端子の出力端子番号の前記対応番号は、
前記第１乃至前記第Ｎの処理手段がそれぞれ接続されて
いる前記第１乃至前記第Ｎの入力端子の入力端子番号に
対応するものであり、前記第１乃至前記第Ｎの処理手段
は、前記第１乃至前記第Ｎの入力デジタル信号を、前記
第１乃至前記第Ｎの出力端子の出力端子番号のうちの前
記対応番号を表す前記対応端子番号信号を前記第１乃至
前記第Ｎの入力デジタル信号の前記ブランクビットフィ
ールドに挿入することによって得られる第１乃至第Ｎの
処理された信号にそれぞれ変換するものであり、前記第
１乃至前記第Ｎの処理された信号を前記第１乃至前記第
Ｎの入力端子にそれぞれ送出する前記第１乃至前記第Ｎ
の処理手段と；前記第１乃至前記第Ｎの出力端子の出力
端子番号を表す出力端子番号信号をそれぞれ発生する第
１乃至第Ｎの出力端子番号発生手段と；前記第１乃至前
記第Ｎの出力端子番号発生手段にそれぞれ接続され、前
記第１乃至前記第Ｎの出力端子にそれぞれ接続され、前
記制御ユニットにそれぞれ接続された第１乃至第Ｎの判
定手段であって、前記第１乃至前記第Ｎの判定手段は、
前記第１乃至前記第Ｎの出力端子から第１乃至第Ｎの出
力デジタル信号をそれぞれ受け、前記第１乃至前記第Ｎ
の判定手段は、前記第１乃至前記第Ｎの出力デジタル信
号に含まれている前記対応端子番号信号によって表され
た前記対応出力端子番号が、前記出力端子番号信号によ
って表された出力端子番号に一致するか否かについての
判定をそれぞれ行い、前記判定の結果を表す判定結果信
号をそれぞれ出力し、前記制御ユニットに送出するもの
である前記第１乃至前記第Ｎの判定手段と；を有し、前
記制御ユニットは、前記判定結果信号を受け、前記判定
の前記結果のすべてが肯定的であれば、前記マトリック
ススイッチが前記クロスコネクトを正確に実行している
と確認し、前記判定の前記結果の少なくとも一つが否定
的であれば、前記マトリックススイッチが前記クロスコ
ネクトを正確に実行していないと確認することを特徴と
する。
ロスコネクト確認方式は、前記メモリにそれぞれ接続さ
れ、前記第１乃至前記第Ｎの入力端子にぞれぞれ接続さ
れ、前記第１乃至前記第Ｎの入力ラインにぞれぞれ接続
されると共に、前記第１乃至前記第Ｎの入力ラインを通
った第１乃至第Ｎの入力デジタル信号をそれぞれ供給さ
れる第１乃至第Ｎの処理手段であって、前記第１乃至前
記第Ｎの入力デジタル信号の各々は送信データビットフ
ィールドと、ゼロ値を表すブランクビットを持ち且つ前
記第１乃至前記第Ｎの入力デジタル信号の各々に周期的
に現れるブランクビットフィールドとを含み、前記第１
乃至前記第Ｎの処理手段は、前記メモリから前記第１乃
至前記第Ｎの出力端子の出力端子番号のうちの対応番号
を表す対応端子番号信号をそれぞれ受け、前記第１及び
前記第Ｎの出力端子の出力端子番号の前記対応番号は、
前記第１乃至前記第Ｎの処理手段がそれぞれ接続されて
いる前記第１乃至前記第Ｎの入力端子の入力端子番号に
対応するものであり、前記第１乃至前記第Ｎの処理手段
は、前記第１乃至前記第Ｎの入力デジタル信号を、前記
第１乃至前記第Ｎの出力端子の出力端子番号のうちの前
記対応番号を表す前記対応端子番号信号を前記第１乃至
前記第Ｎの入力デジタル信号の前記ブランクビットフィ
ールドに挿入することによって得られる第１乃至第Ｎの
処理された信号にそれぞれ変換するものであり、前記第
１乃至前記第Ｎの処理された信号を前記第１乃至前記第
Ｎの入力端子にそれぞれ送出する前記第１乃至前記第Ｎ
の処理手段と；前記第１乃至前記第Ｎの出力端子の出力
端子番号を表す出力端子番号信号をそれぞれ発生する第
１乃至第Ｎの出力端子番号発生手段と；前記第１乃至前
記第Ｎの出力端子番号発生手段にそれぞれ接続され、前
記第１乃至前記第Ｎの出力端子にそれぞれ接続され、前
記制御ユニットにそれぞれ接続された第１乃至第Ｎの判
定手段であって、前記第１乃至前記第Ｎの判定手段は、
前記第１乃至前記第Ｎの出力端子から第１乃至第Ｎの出
力デジタル信号をそれぞれ受け、前記第１乃至前記第Ｎ
の判定手段は、前記第１乃至前記第Ｎの出力デジタル信
号に含まれている前記対応端子番号信号によって表され
た前記対応出力端子番号が、前記出力端子番号信号によ
って表された出力端子番号に一致するか否かについての
判定をそれぞれ行い、前記判定の結果を表す判定結果信
号をそれぞれ出力し、前記制御ユニットに送出するもの
である前記第１乃至前記第Ｎの判定手段と；を有し、前
記制御ユニットは、前記判定結果信号を受け、前記判定
の前記結果のすべてが肯定的であれば、前記マトリック
ススイッチが前記クロスコネクトを正確に実行している
と確認し、前記判定の前記結果の少なくとも一つが否定
的であれば、前記マトリックススイッチが前記クロスコ
ネクトを正確に実行していないと確認することを特徴と
する。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１を参照すると、本発明の一実施例によ
るクロスコネクト確認方式は、図４と同じ参照符号で示
された同じ部分を有する。本クロスコネクト確認方式
は、第１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力
端子番号を表す入力端子番号信号をそれぞれ発生する第
１乃至第Ｎの入力端子番号発生器２３−１〜２３−Ｎを
有する。
るクロスコネクト確認方式は、図４と同じ参照符号で示
された同じ部分を有する。本クロスコネクト確認方式
は、第１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力
端子番号を表す入力端子番号信号をそれぞれ発生する第
１乃至第Ｎの入力端子番号発生器２３−１〜２３−Ｎを
有する。
【００１８】第１乃至第Ｎの処理回路２４−１〜２４−
Ｎは、第１乃至第Ｎの入力端子番号発生器２４−１〜２
４−Ｎにぞれぞれ接続され、第１乃至第Ｎの入力端子１
５−１〜１５−Ｎにぞれぞれ接続され、第１乃至第Ｎの
入力ライン１１−１〜１１−Ｎにぞれぞれ接続されると
共に、第１乃至第Ｎの入力ライン１１−１〜１１−Ｎを
通った第１乃至第Ｎの入力デジタル信号をそれぞれ供給
される。
Ｎは、第１乃至第Ｎの入力端子番号発生器２４−１〜２
４−Ｎにぞれぞれ接続され、第１乃至第Ｎの入力端子１
５−１〜１５−Ｎにぞれぞれ接続され、第１乃至第Ｎの
入力ライン１１−１〜１１−Ｎにぞれぞれ接続されると
共に、第１乃至第Ｎの入力ライン１１−１〜１１−Ｎを
通った第１乃至第Ｎの入力デジタル信号をそれぞれ供給
される。
【００１９】図２を参照して、第１乃至第Ｎの入力デジ
タル信号の各々は送信データビットフィールドと、ゼロ
値を表すブランクビットを持ち且つ第１乃至第Ｎの入力
デジタル信号の各々に所定周期Ｔで周期的に現れるブラ
ンクビットフィールドとを含む。換言すれば、ブランク
ビットフィールドは、各々が論理“０”レベルを持つブ
ランクビットを持つ。ブランクビットフィールドは、受
信部１９−１〜１９−Ｎによって入力デジタル信号のオ
ーバヘッド部に発生される。オーバヘッド部は公知であ
る。
タル信号の各々は送信データビットフィールドと、ゼロ
値を表すブランクビットを持ち且つ第１乃至第Ｎの入力
デジタル信号の各々に所定周期Ｔで周期的に現れるブラ
ンクビットフィールドとを含む。換言すれば、ブランク
ビットフィールドは、各々が論理“０”レベルを持つブ
ランクビットを持つ。ブランクビットフィールドは、受
信部１９−１〜１９−Ｎによって入力デジタル信号のオ
ーバヘッド部に発生される。オーバヘッド部は公知であ
る。
【００２０】図１に戻って、第１乃至第Ｎの処理器２４
−１〜２４−Ｎは、第１乃至第Ｎの入力デジタル信号
を、第１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力
端子番号を表す入力端子番号信号を第１乃至第Ｎの入力
デジタル信号のブランクビットフィールドに挿入するこ
とによって得られる第１乃至第Ｎの処理された信号にそ
れぞれ変換する（図２参照）。第１乃至第Ｎの処理器２
４−１〜２４−Ｎは、第１乃至第Ｎの処理された信号を
第１乃至第Ｎの入力端子１５−１〜１５−Ｎにそれぞれ
送出する。
−１〜２４−Ｎは、第１乃至第Ｎの入力デジタル信号
を、第１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力
端子番号を表す入力端子番号信号を第１乃至第Ｎの入力
デジタル信号のブランクビットフィールドに挿入するこ
とによって得られる第１乃至第Ｎの処理された信号にそ
れぞれ変換する（図２参照）。第１乃至第Ｎの処理器２
４−１〜２４−Ｎは、第１乃至第Ｎの処理された信号を
第１乃至第Ｎの入力端子１５−１〜１５−Ｎにそれぞれ
送出する。
【００２１】図１において、第１乃至第Ｎの判定回路２
５−１〜２５−Ｎは、メモリ１７にそれぞれ接続され、
第１乃至第Ｎの出力端子１６−１〜１６−Ｎにそれぞれ
接続され、制御ユニット１８にそれぞれ接続されてい
る。第１乃至第Ｎの判定回路２５−１〜２５−Ｎは、第
１乃至第Ｎの出力端子１６−１〜１６−Ｎから第１乃至
第Ｎの出力デジタル信号をぞれぞれ受けると共に、メモ
リ１７から第１乃至第Ｎの入力端子１１−１〜１１−Ｎ
の入力端子番号のうちの対応番号をそれぞれ受け、第１
乃至第Ｎの入力端子１１−１〜１１−Ｎの入力端子番号
の前記対応番号は、第１及び第Ｎの判定回路２５−１〜
２５−Ｎがそれぞれ接続されている第１乃至第Ｎの出力
端子１６−１〜１６−Ｎの出力端子番号に対応するもの
である。
５−１〜２５−Ｎは、メモリ１７にそれぞれ接続され、
第１乃至第Ｎの出力端子１６−１〜１６−Ｎにそれぞれ
接続され、制御ユニット１８にそれぞれ接続されてい
る。第１乃至第Ｎの判定回路２５−１〜２５−Ｎは、第
１乃至第Ｎの出力端子１６−１〜１６−Ｎから第１乃至
第Ｎの出力デジタル信号をぞれぞれ受けると共に、メモ
リ１７から第１乃至第Ｎの入力端子１１−１〜１１−Ｎ
の入力端子番号のうちの対応番号をそれぞれ受け、第１
乃至第Ｎの入力端子１１−１〜１１−Ｎの入力端子番号
の前記対応番号は、第１及び第Ｎの判定回路２５−１〜
２５−Ｎがそれぞれ接続されている第１乃至第Ｎの出力
端子１６−１〜１６−Ｎの出力端子番号に対応するもの
である。
【００２２】第１乃至第Ｎの判定回路２５−１〜２５−
Ｎは、第１乃至第Ｎの出力デジタル信号に含まれている
入力端子番号信号によって表された入力端子番号が、第
１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力端子番
号の前記対応番号に一致するか否かについての判定をそ
れぞれ行い、前記判定の結果を表す判定結果信号をそれ
ぞれ出力し、制御ユニット１８に送出する。
Ｎは、第１乃至第Ｎの出力デジタル信号に含まれている
入力端子番号信号によって表された入力端子番号が、第
１乃至第Ｎの入力端子１５−１〜１５−Ｎの入力端子番
号の前記対応番号に一致するか否かについての判定をそ
れぞれ行い、前記判定の結果を表す判定結果信号をそれ
ぞれ出力し、制御ユニット１８に送出する。
【００２３】第１及び第Ｎの判定回路２５−１〜２５−
Ｎは、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
もそれぞれ接続されている。第１及び第Ｎの判定回路２
５−１〜２５−Ｎは、第１乃至第Ｎの出力デジタル信号
を，前記入力端子番号信号が第１乃至第Ｎの出力デジタ
ル信号から除去された状態で、第１乃至第Ｎの出力ライ
ン１２−１〜１２−Ｎにそれぞれ送出する。
Ｎは、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
もそれぞれ接続されている。第１及び第Ｎの判定回路２
５−１〜２５−Ｎは、第１乃至第Ｎの出力デジタル信号
を，前記入力端子番号信号が第１乃至第Ｎの出力デジタ
ル信号から除去された状態で、第１乃至第Ｎの出力ライ
ン１２−１〜１２−Ｎにそれぞれ送出する。
【００２４】制御ユニット１８は、前記判定結果信号を
受け、前記判定の前記結果のすべてが肯定的であれば、
マトリックススイッチ１３が前記クロスコネクトを正確
に実行していると確認し、前記判定の前記結果の少なく
とも一つが否定的であれば、マトリックススイッチ１３
が前記クロスコネクトを正確に実行していないと確認す
る。
受け、前記判定の前記結果のすべてが肯定的であれば、
マトリックススイッチ１３が前記クロスコネクトを正確
に実行していると確認し、前記判定の前記結果の少なく
とも一つが否定的であれば、マトリックススイッチ１３
が前記クロスコネクトを正確に実行していないと確認す
る。
【００２５】図３を参照すると、本発明の第２の実施例
によるクロスコネクト確認方式は、図４及び図１と同じ
参照符号で示された同じ部分を有する。本クロスコネク
ト確認方式は、メモリ１７にそれぞれ接続され、第１乃
至第Ｎの入力端子１５−１〜１５−Ｎにぞれぞれ接続さ
れ、第１乃至第Ｎの入力ライン１１−１〜１１−Ｎにぞ
れぞれ接続されると共に、第１乃至第Ｎの入力ライン１
１−１〜１１−Ｎを通った第１乃至第Ｎの入力デジタル
信号をそれぞれ供給される第１乃至第Ｎの処理回路２６
−１〜２６−Ｎを有する。第１乃至第Ｎの処理回路２６
−１〜２６−Ｎは、メモリ１３から第１乃至第Ｎの出力
端子１６−１〜１６−Ｎの出力端子番号のうちの対応番
号を表す対応端子番号信号をそれぞれ受ける。第１及び
第Ｎの出力端子１６−１〜１６−Ｎの出力端子番号の前
記対応番号は、第１乃至第Ｎの処理回路２６−１〜２６
−Ｎがそれぞれ接続されている第１乃至第Ｎの入力端子
１５−１〜１５−Ｎの入力端子番号に対応するものであ
る。
によるクロスコネクト確認方式は、図４及び図１と同じ
参照符号で示された同じ部分を有する。本クロスコネク
ト確認方式は、メモリ１７にそれぞれ接続され、第１乃
至第Ｎの入力端子１５−１〜１５−Ｎにぞれぞれ接続さ
れ、第１乃至第Ｎの入力ライン１１−１〜１１−Ｎにぞ
れぞれ接続されると共に、第１乃至第Ｎの入力ライン１
１−１〜１１−Ｎを通った第１乃至第Ｎの入力デジタル
信号をそれぞれ供給される第１乃至第Ｎの処理回路２６
−１〜２６−Ｎを有する。第１乃至第Ｎの処理回路２６
−１〜２６−Ｎは、メモリ１３から第１乃至第Ｎの出力
端子１６−１〜１６−Ｎの出力端子番号のうちの対応番
号を表す対応端子番号信号をそれぞれ受ける。第１及び
第Ｎの出力端子１６−１〜１６−Ｎの出力端子番号の前
記対応番号は、第１乃至第Ｎの処理回路２６−１〜２６
−Ｎがそれぞれ接続されている第１乃至第Ｎの入力端子
１５−１〜１５−Ｎの入力端子番号に対応するものであ
る。
【００２６】第１乃至第Ｎの処理回路２６−１〜２６−
Ｎは、第１乃至第Ｎの入力デジタル信号を、第１乃至第
Ｎの出力端子１６−１〜１６−Ｎの出力端子番号のうち
の前記対応番号を表す対応端子番号信号を第１乃至第Ｎ
の入力デジタル信号のブランクビットフィールドに挿入
することによって得られる第１乃至第Ｎの処理された信
号にぞれぞれ変換する。第１乃至第Ｎの処理回路２６−
１〜２６−Ｎは、第１乃至第Ｎの処理された信号を第１
乃至第Ｎの入力端子１５−１〜１５−Ｎにそれぞれ送出
する。
Ｎは、第１乃至第Ｎの入力デジタル信号を、第１乃至第
Ｎの出力端子１６−１〜１６−Ｎの出力端子番号のうち
の前記対応番号を表す対応端子番号信号を第１乃至第Ｎ
の入力デジタル信号のブランクビットフィールドに挿入
することによって得られる第１乃至第Ｎの処理された信
号にぞれぞれ変換する。第１乃至第Ｎの処理回路２６−
１〜２６−Ｎは、第１乃至第Ｎの処理された信号を第１
乃至第Ｎの入力端子１５−１〜１５−Ｎにそれぞれ送出
する。
【００２７】第１乃至第Ｎの出力端子番号発生器２７−
１〜２７−Ｎは、第１乃至第Ｎの出力端子１６−１〜１
６−Ｎの出力端子番号を表す出力端子番号信号をそれぞ
れ発生する。
１〜２７−Ｎは、第１乃至第Ｎの出力端子１６−１〜１
６−Ｎの出力端子番号を表す出力端子番号信号をそれぞ
れ発生する。
【００２８】第１乃至第Ｎの判定回路２８−１〜２８−
Ｎは、第１乃至第Ｎの出力端子番号発生器２７−１〜２
７−Ｎにそれぞれ接続され、第１乃至第Ｎの出力端子１
６−１〜１６−Ｎにそれぞれ接続され、制御ユニット１
８にそれぞれ接続されている。第１乃至第Ｎの判定回路
２８−１〜２８−Ｎは、第１乃至第Ｎの出力ライン１２
−１〜１２−Ｎから第１乃至第Ｎの出力デジタル信号を
ぞれぞれ受ける。第１乃至第Ｎの判定回路２８−１〜２
８−Ｎは、第１乃至第Ｎの出力デジタル信号に含まれて
いる前記対応端子番号信号によって表された前記対応出
力端子番号が、前記出力端子番号信号によって表された
出力端子番号に一致するか否かについての判定をそれぞ
れ行い、前記判定の結果を表す判定結果信号をそれぞれ
出力し、制御ユニット１８に送出する。
Ｎは、第１乃至第Ｎの出力端子番号発生器２７−１〜２
７−Ｎにそれぞれ接続され、第１乃至第Ｎの出力端子１
６−１〜１６−Ｎにそれぞれ接続され、制御ユニット１
８にそれぞれ接続されている。第１乃至第Ｎの判定回路
２８−１〜２８−Ｎは、第１乃至第Ｎの出力ライン１２
−１〜１２−Ｎから第１乃至第Ｎの出力デジタル信号を
ぞれぞれ受ける。第１乃至第Ｎの判定回路２８−１〜２
８−Ｎは、第１乃至第Ｎの出力デジタル信号に含まれて
いる前記対応端子番号信号によって表された前記対応出
力端子番号が、前記出力端子番号信号によって表された
出力端子番号に一致するか否かについての判定をそれぞ
れ行い、前記判定の結果を表す判定結果信号をそれぞれ
出力し、制御ユニット１８に送出する。
【００２９】第１乃至第Ｎの判定回路２８−１〜２８−
Ｎは、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
もそれぞれ接続され、第１乃至第Ｎの出力デジタル信号
を，前記対応端子番号信号が第１乃至第Ｎの出力デジタ
ル信号から除去された状態で、第１乃至第Ｎの出力ライ
ン１２−１〜１２−Ｎにそれぞれ送出する。
Ｎは、第１乃至第Ｎの出力ライン１２−１〜１２−Ｎに
もそれぞれ接続され、第１乃至第Ｎの出力デジタル信号
を，前記対応端子番号信号が第１乃至第Ｎの出力デジタ
ル信号から除去された状態で、第１乃至第Ｎの出力ライ
ン１２−１〜１２−Ｎにそれぞれ送出する。
【００３０】
【発明の効果】本発明によれば、入力ラインからマトリ
ックススイッチを介して出力ラインに送られる信号をク
ロスコネクトの確認に用いるので、マトリックススイッ
チが接続情報信号に従ってマトリックススイッチの入出
力端子間のクロスコネクトを正しく行っているか否かを
正確に確認することができるという効果がある。
ックススイッチを介して出力ラインに送られる信号をク
ロスコネクトの確認に用いるので、マトリックススイッ
チが接続情報信号に従ってマトリックススイッチの入出
力端子間のクロスコネクトを正しく行っているか否かを
正確に確認することができるという効果がある。
【図１】本発明の第１の実施例によるクロスコネクト確
認方式のブロック図である。
認方式のブロック図である。
【図２】図１のクロスコネクト確認方式の動作を説明す
るための図である。
るための図である。
【図３】本発明の第２の実施例によるクロスコネクト確
認方式のブロック図である。
認方式のブロック図である。
【図４】従来のクロスコネクト確認方式のブロック図で
ある。
ある。
【図５】図１、図３、及び図４のクロスコネクト確認方
式に用いられるメモリの動作を説明するための図であ
る。
式に用いられるメモリの動作を説明するための図であ
る。
１１−１〜１１−Ｎ 入力ライン １２−１〜１２−Ｎ 出力ライン １３ マトリックススイッチ １４ 制御部 １５−１〜１５−Ｎ 入力端子 １６−１〜１６−Ｎ 出力端子 １７ メモリ １８ 制御ユニット ２３−１〜２３−Ｎ 入力端子番号発生器 ２４−１〜２４−Ｎ 処理回路 ２５−１〜２５−Ｎ 判定回路 ２６−１〜２６−Ｎ 処理回路 ２７−１〜２７−Ｎ 出力端子番号発生器 ２８−１〜２８−Ｎ 判定回路
Claims (4)
- 【請求項１】 第１乃至第Ｎ（Ｎは２以上の整数）の入
力ラインと、マトリックススイッチと、制御部とを有す
るクロスコネクトネットワークに使用されるクロスコネ
クト確認方式であって、前記マトリックススイッチは、
第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃至第
Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそれぞ
れ持つ第１乃至第Ｎの出力端子とを有し、前記制御部
は、前記第１乃至前記第Ｎの入力端子の入力端子番号に
対応して、これら第１乃至第Ｎの入力端子がそれぞれ接
続されるべき前記第１乃至前記第Ｎの出力端子のうちの
接続先端子の出力端子番号を示す接続情報信号を記憶し
ているメモリと；前記メモリ及び前記マトリックススイ
ッチに接続され、前記接続情報信号に従って前記マトリ
ックススイッチに前記第１乃至前記第Ｎの入力端子と前
記第１乃至前記第Ｎの出力端子のうちの前記接続先端子
との間をクロスコネクトさせるべく、前記マトリックス
スイッチを制御する制御ユニットと；を有し、前記マト
リックススイッチが前記接続情報信号に従って前記第１
乃至前記第Ｎの入力端子と前記第１乃至前記第Ｎの出力
端子との間を正しくクロスコネクトしているか否かを確
認する前記クロスコネクト確認方式において、前記第１
乃至前記第Ｎの入力端子の入力端子番号を表す入力端子
番号信号をそれぞれ発生する第１乃至第Ｎの入力端子番
号発生手段と；前記第１乃至前記第Ｎの入力端子番号発
生手段にぞれぞれ接続され、前記第１乃至前記第Ｎの入
力端子にぞれぞれ接続され、前記第１乃至前記第Ｎの入
力ラインにぞれぞれ接続されると共に、前記第１乃至前
記第Ｎの入力ラインを通った第１乃至第Ｎの入力デジタ
ル信号をそれぞれ供給される第１乃至第Ｎの処理手段で
あって、前記第１乃至前記第Ｎの入力デジタル信号の各
々は送信データビットフィールドと、ゼロ値を表すブラ
ンクビットを持ち且つ前記第１乃至前記第Ｎの入力デジ
タル信号の各々に周期的に現れるブランクビットフィー
ルドとを含み、前記第１乃至前記第Ｎの処理手段は、前
記第１乃至前記第Ｎの入力デジタル信号を、前記第１乃
至前記第Ｎの入力端子の入力端子番号を表す前記入力端
子番号信号を前記第１乃至前記第Ｎの入力デジタル信号
の前記ブランクビットフィールドに挿入することによっ
て得られる第１乃至第Ｎの処理された信号にそれぞれ変
換するものであり、前記第１乃至前記第Ｎの処理された
信号を前記第１乃至前記第Ｎの入力端子にそれぞれ送出
する前記第１乃至前記第Ｎの処理手段と；前記メモリに
それぞれ接続され、前記第１乃至前記第Ｎの出力端子に
それぞれ接続され、前記制御ユニットにそれぞれ接続さ
れた第１乃至第Ｎの判定手段であって、前記第１乃至前
記第Ｎの判定手段は、前記第１乃至前記第Ｎの出力端子
から第１乃至第Ｎの出力デジタル信号をぞれぞれ受ける
と共に、前記メモリから前記第１乃至前記第Ｎの入力端
子の入力端子番号のうちの対応番号をそれぞれ受け、前
記第１乃至前記第Ｎの入力端子の入力端子番号の前記対
応番号は、前記第１及び前記第Ｎの判定手段がそれぞれ
接続されている前記第１乃至前記第Ｎの出力端子の出力
端子番号に対応するものであり、前記第１乃至前記第Ｎ
の判定手段は、前記第１乃至前記第Ｎの出力デジタル信
号に含まれている入力端子番号信号によって表された入
力端子番号が、前記第１乃至前記第Ｎの入力端子の入力
端子番号の前記対応番号に一致するか否かについての判
定をそれぞれ行い、前記判定の結果を表す判定結果信号
をそれぞれ出力し、前記制御ユニットに送出するもので
ある前記第１乃至前記第Ｎの判定手段と；を有し、前記
制御ユニットは、前記判定結果信号を受け、前記判定の
前記結果のすべてが肯定的であれば、前記マトリックス
スイッチが前記クロスコネクトを正確に実行していると
確認し、前記判定の前記結果の少なくとも一つが否定的
であれば、前記マトリックススイッチが前記クロスコネ
クトを正確に実行していないと確認することを特徴とす
るクロスコネクト確認方式。 - 【請求項２】 前記クロスコネクトネットワークは、第
１乃至第Ｎの出力ラインを更に含み、前記第１乃至前記
第Ｎの判定手段は、前記第１乃至前記第Ｎの出力ライン
にもそれぞれ接続され、前記第１乃至前記第Ｎの出力デ
ジタル信号を，前記入力端子番号信号が前記第１乃至前
記第Ｎの出力デジタル信号から除去された状態で、前記
第１乃至前記第Ｎの出力ラインにそれぞれ送出するもの
である請求項１に記載のクロスコネクト確認方式。 - 【請求項３】 第１乃至第Ｎ（Ｎは２以上の整数）の入
力ラインと、マトリックススイッチと、制御部とを有す
るクロスコネクトネットワークに使用されるクロスコネ
クト確認方式であって、前記マトリックススイッチは、
第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃至第
Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそれぞ
れ持つ第１乃至第Ｎの出力端子とを有し、前記制御部
は、前記第１乃至前記第Ｎの入力端子の入力端子番号に
対応して、これら第１乃至第Ｎの入力端子がそれぞれ接
続されるべき前記第１乃至前記第Ｎの出力端子のうちの
接続先端子の出力端子番号を示す接続情報信号を記憶し
ているメモリと；前記メモリ及び前記マトリックススイ
ッチに接続され、前記接続情報信号に従って前記マトリ
ックススイッチに前記第１乃至前記第Ｎの入力端子と前
記第１乃至前記第Ｎの出力端子のうちの前記接続先端子
との間をクロスコネクトさせるべく、前記マトリックス
スイッチを制御する制御ユニットと；を有し、前記マト
リックススイッチが前記接続情報信号に従って前記第１
乃至前記第Ｎの入力端子と前記第１乃至前記第Ｎの出力
端子との間を正しくクロスコネクトしているか否かを確
認する前記クロスコネクト確認方式において、前記メモ
リにそれぞれ接続され、前記第１乃至前記第Ｎの入力端
子にぞれぞれ接続され、前記第１乃至前記第Ｎの入力ラ
インにぞれぞれ接続されると共に、前記第１乃至前記第
Ｎの入力ラインを通った第１乃至第Ｎの入力デジタル信
号をそれぞれ供給される第１乃至第Ｎの処理手段であっ
て、前記第１乃至前記第Ｎの入力デジタル信号の各々は
送信データビットフィールドと、ゼロ値を表すブランク
ビットを持ち且つ前記第１乃至前記第Ｎの入力デジタル
信号の各々に周期的に現れるブランクビットフィールド
とを含み、前記第１乃至前記第Ｎの処理手段は、前記メ
モリから前記第１乃至前記第Ｎの出力端子の出力端子番
号のうちの対応番号を表す対応端子番号信号をそれぞれ
受け、前記第１及び前記第Ｎの出力端子の出力端子番号
の前記対応番号は、前記第１乃至前記第Ｎの処理手段が
それぞれ接続されている前記第１乃至前記第Ｎの入力端
子の入力端子番号に対応するものであり、前記第１乃至
前記第Ｎの処理手段は、前記第１乃至前記第Ｎの入力デ
ジタル信号を、前記第１乃至前記第Ｎの出力端子の出力
端子番号のうちの前記対応番号を表す前記対応端子番号
信号を前記第１乃至前記第Ｎの入力デジタル信号の前記
ブランクビットフィールドに挿入することによって得ら
れる第１乃至第Ｎの処理された信号にそれぞれ変換する
ものであり、前記第１乃至前記第Ｎの処理された信号を
前記第１乃至前記第Ｎの入力端子にそれぞれ送出する前
記第１乃至前記第Ｎの処理手段と；前記第１乃至前記第
Ｎの出力端子の出力端子番号を表す出力端子番号信号を
それぞれ発生する第１乃至第Ｎの出力端子番号発生手段
と；前記第１乃至前記第Ｎの出力端子番号発生手段にそ
れぞれ接続され、前記第１乃至前記第Ｎの出力端子にそ
れぞれ接続され、前記制御ユニットにそれぞれ接続され
た第１乃至第Ｎの判定手段であって、前記第１乃至前記
第Ｎの判定手段は、前記第１乃至前記第Ｎの出力端子か
ら第１乃至第Ｎの出力デジタル信号をそれぞれ受け、前
記第１乃至前記第Ｎの判定手段は、前記第１乃至前記第
Ｎの出力デジタル信号に含まれている前記対応端子番号
信号によって表された前記対応出力端子番号が、前記出
力端子番号信号によって表された出力端子番号に一致す
るか否かについての判定をそれぞれ行い、前記判定の結
果を表す判定結果信号をそれぞれ出力し、前記制御ユニ
ットに送出するものである前記第１乃至前記第Ｎの判定
手段と；を有し、前記制御ユニットは、前記判定結果信
号を受け、前記判定の前記結果のすべてが肯定的であれ
ば、前記マトリックススイッチが前記クロスコネクトを
正確に実行していると確認し、前記判定の前記結果の少
なくとも一つが否定的であれば、前記マトリックススイ
ッチが前記クロスコネクトを正確に実行していないと確
認することを特徴とするクロスコネクト確認方式。 - 【請求項４】 前記クロスコネクトネットワークは、第
１乃至第Ｎの出力ラインを更に含み、前記第１乃至前記
第Ｎの判定手段は、前記第１乃至前記第Ｎの出力ライン
にもそれぞれ接続され、前記第１乃至前記第Ｎの出力デ
ジタル信号を，前記対応端子番号信号が前記第１乃至前
記第Ｎの出力デジタル信号から除去された状態で、前記
第１乃至前記第Ｎのラインにそれぞれ送出するものであ
る請求項３に記載のクロスコネクト確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7936491A JPH0714185B2 (ja) | 1990-04-11 | 1991-04-11 | クロスコネクト確認方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9394590 | 1990-04-11 | ||
| JP2-93945 | 1990-04-11 | ||
| JP7936491A JPH0714185B2 (ja) | 1990-04-11 | 1991-04-11 | クロスコネクト確認方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219096A JPH04219096A (ja) | 1992-08-10 |
| JPH0714185B2 true JPH0714185B2 (ja) | 1995-02-15 |
Family
ID=26420381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7936491A Expired - Lifetime JPH0714185B2 (ja) | 1990-04-11 | 1991-04-11 | クロスコネクト確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714185B2 (ja) |
-
1991
- 1991-04-11 JP JP7936491A patent/JPH0714185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219096A (ja) | 1992-08-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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