JPH07135670A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH07135670A JPH07135670A JP5281009A JP28100993A JPH07135670A JP H07135670 A JPH07135670 A JP H07135670A JP 5281009 A JP5281009 A JP 5281009A JP 28100993 A JP28100993 A JP 28100993A JP H07135670 A JPH07135670 A JP H07135670A
- Authority
- JP
- Japan
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- memory
- composite video
- video signal
- clock
- image data
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 より高画質な画像データをコンピュータ等に
取込む場合、比較的高価な高速のＡ／Ｄ変換器を必要と
せずに、また不必要に消費電流を増加させることなく、
高品質の画像データを得ることのできる手段を提供す
る。 【構成】 このため、複合画像信号等の画像データの取
込み／読出しを行うための画像メモリ装置において、画
像データの記憶時には第１のクロックレート８ｆscを用
い、画像データの読出し時にはこれと異なる第２のクロ
ックレート４ｆscを用いるよう構成した。
取込む場合、比較的高価な高速のＡ／Ｄ変換器を必要と
せずに、また不必要に消費電流を増加させることなく、
高品質の画像データを得ることのできる手段を提供す
る。 【構成】 このため、複合画像信号等の画像データの取
込み／読出しを行うための画像メモリ装置において、画
像データの記憶時には第１のクロックレート８ｆscを用
い、画像データの読出し時にはこれと異なる第２のクロ
ックレート４ｆscを用いるよう構成した。
Description
【０００１】
【産業上の利用分野】本発明は、複合映像信号等の画像
データの取込み及び読出しを行うための画像メモリ装置
に関するものである。
データの取込み及び読出しを行うための画像メモリ装置
に関するものである。
【０００２】
【従来の技術】図３に、従来の例えばカラーテレビ等に
おけるこの種のメモリ装置の一例の構成ブロック図を示
す。
おけるこの種のメモリ装置の一例の構成ブロック図を示
す。
【０００３】図３において、３００は、同期信号を含ん
だ複合映像信号が入力される端子、３０１は、入力され
た複合映像信号より各種のタイミング信号を発生するた
めのタイミング信号発生回路、３０２は、入力された複
合映像信号に各種の処理を施し、Ｒ，Ｇ，Ｂ信号を出力
するための色信号再生回路、３０３は、再生されたＲ，
Ｇ，Ｂ色信号のアナログ−ディジタル変換を行うための
Ａ／Ｄ変換器、３０４はメモリコントローラ、３０５は
メモリ、３０６は、メモリ３０５に記憶された画像デー
タのディジタル−アナログ変換を行うためのＤ／Ａ変換
器、３０７は、アナログ値に変換されたＲ，Ｇ，Ｂ色信
号に各種の処理を施し、複合映像信号を出力するための
複合映像信号生成回路、３０８は、複合映像信号が出力
される端子、３０９は、不図示の外部のコンピュータ等
とのデータの受渡しを行うためのインタフェース（Ｉ／
Ｆ）部である。
だ複合映像信号が入力される端子、３０１は、入力され
た複合映像信号より各種のタイミング信号を発生するた
めのタイミング信号発生回路、３０２は、入力された複
合映像信号に各種の処理を施し、Ｒ，Ｇ，Ｂ信号を出力
するための色信号再生回路、３０３は、再生されたＲ，
Ｇ，Ｂ色信号のアナログ−ディジタル変換を行うための
Ａ／Ｄ変換器、３０４はメモリコントローラ、３０５は
メモリ、３０６は、メモリ３０５に記憶された画像デー
タのディジタル−アナログ変換を行うためのＤ／Ａ変換
器、３０７は、アナログ値に変換されたＲ，Ｇ，Ｂ色信
号に各種の処理を施し、複合映像信号を出力するための
複合映像信号生成回路、３０８は、複合映像信号が出力
される端子、３０９は、不図示の外部のコンピュータ等
とのデータの受渡しを行うためのインタフェース（Ｉ／
Ｆ）部である。
【０００４】上記構成において、端子３００より入力さ
れる複合映像信号から同期信号の分離を行い、これより
各種タイミング信号がタイミング信号発生回路３０１よ
り出力される。一方、複合映像信号は色信号再生回路３
０２にも入力され、ここで輝度・色信号の分離、色差信
号の復調、マトリクス処理、クランプ等の各種処理が行
われ、Ｒ，Ｇ，Ｂ信号が出力される。これをＡ／Ｄ変換
器３０３でディジタル信号に変換し、メモリコントロー
ラ３０４を介してメモリ３０５に記憶される。
れる複合映像信号から同期信号の分離を行い、これより
各種タイミング信号がタイミング信号発生回路３０１よ
り出力される。一方、複合映像信号は色信号再生回路３
０２にも入力され、ここで輝度・色信号の分離、色差信
号の復調、マトリクス処理、クランプ等の各種処理が行
われ、Ｒ，Ｇ，Ｂ信号が出力される。これをＡ／Ｄ変換
器３０３でディジタル信号に変換し、メモリコントロー
ラ３０４を介してメモリ３０５に記憶される。
【０００５】メモリ３０５に記憶された画像データは、
メモリコントローラ３０４、Ｉ／Ｆ部３０９を介して、
不図示の外部のコンピュータ等に出力される。一方、メ
モリ３０５に記憶された画像データは、メモリコントロ
ーラ３０４を介して、Ｄ／Ａ変換器３０６でアナログ信
号に変換される。このＲ，Ｇ，Ｂ色信号は複合映像信号
生成回路３０７に入力され、マトリクス処理、色差信号
の変調、輝度・色信号・同期信号他の合成等の各種処理
が行われ、複合映像信号が端子３０８より出力される。
メモリコントローラ３０４、Ｉ／Ｆ部３０９を介して、
不図示の外部のコンピュータ等に出力される。一方、メ
モリ３０５に記憶された画像データは、メモリコントロ
ーラ３０４を介して、Ｄ／Ａ変換器３０６でアナログ信
号に変換される。このＲ，Ｇ，Ｂ色信号は複合映像信号
生成回路３０７に入力され、マトリクス処理、色差信号
の変調、輝度・色信号・同期信号他の合成等の各種処理
が行われ、複合映像信号が端子３０８より出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、以上の
ような従来の方式例において、より高画質な画像データ
をコンピュータに取込む場合、サンプリングクロック周
波数を上げることにより対応していた。これにより、よ
り高画質な画像データを得ることはできるものの、メモ
リ３０５に記憶されたこの画像データを複合映像信号と
して外部に出力する場合、サンプリングクロックと同一
のクロックレートでＤ／Ａ変換し、複合映像信号を生成
するため、モニタ等によってはそれほどの帯域が必要で
ない場合にも、比較的高価な高速のＤ／Ａ変換器を必要
とし、また高速に動作するため、不必要に消費電流を増
加させる結果となっていた。
ような従来の方式例において、より高画質な画像データ
をコンピュータに取込む場合、サンプリングクロック周
波数を上げることにより対応していた。これにより、よ
り高画質な画像データを得ることはできるものの、メモ
リ３０５に記憶されたこの画像データを複合映像信号と
して外部に出力する場合、サンプリングクロックと同一
のクロックレートでＤ／Ａ変換し、複合映像信号を生成
するため、モニタ等によってはそれほどの帯域が必要で
ない場合にも、比較的高価な高速のＤ／Ａ変換器を必要
とし、また高速に動作するため、不必要に消費電流を増
加させる結果となっていた。
【０００７】本発明は、以上のような局面にかんがみて
なされたもので、比較的高価な高速のＤ／Ａ変換器を必
要とせずに、また不必要に消費電流を増加させることな
く、高画質の画像データを得ることのできる手段の提供
を目的としている。
なされたもので、比較的高価な高速のＤ／Ａ変換器を必
要とせずに、また不必要に消費電流を増加させることな
く、高画質の画像データを得ることのできる手段の提供
を目的としている。
【０００８】
【課題を解決するための手段】このため本発明において
は、この種の画像メモリ装置において、画像データの記
憶時には第１のクロックレートを用い、画像データの読
出し時にはこれと異なる第２のクロックレートを用いる
よう構成することにより、前記目的を達成しようとする
ものである。
は、この種の画像メモリ装置において、画像データの記
憶時には第１のクロックレートを用い、画像データの読
出し時にはこれと異なる第２のクロックレートを用いる
よう構成することにより、前記目的を達成しようとする
ものである。
【０００９】
【作用】以上のような本発明構成により、比較的高価な
高速のＤ／Ａ変換器を用いる必要がなく、また消費電流
を無駄に増加することなく高品質画像データを得ること
ができる。
高速のＤ／Ａ変換器を用いる必要がなく、また消費電流
を無駄に増加することなく高品質画像データを得ること
ができる。
【００１０】
【実施例】以下に、本発明を実施例に基づいて説明す
る。図１に、本発明に係るこの種の画像メモリ装置の一
実施例の構成ブロック図（前記図３相当図）を示す。
る。図１に、本発明に係るこの種の画像メモリ装置の一
実施例の構成ブロック図（前記図３相当図）を示す。
【００１１】（構成）図１において、１００は、水平同
期信号を含んだ複合映像信号が入力される端子、１０１
は、入力された複合映像信号に増幅、クランプ等の処理
を施すための処理回路部、１０２は、複合映像信号のア
ナログ−ディジタル変換を行うためのＡ／Ｄ変換器、１
０３はメモリコントローラ、１０４はメモリ、１０５
は、メモリ１０４に記憶された画像データのディジタル
−アナログ変換を行うためのＤ／Ａ変換器、１０６は、
アナログ値に変換された複合映像信号を増幅するための
増幅回路部、１０７は、複合映像信号が出力される端
子、１０８は、不図示の外部のコンピュータ等とのデー
タの受渡しを行うためのインタフェース（Ｉ／Ｆ）部で
ある。
期信号を含んだ複合映像信号が入力される端子、１０１
は、入力された複合映像信号に増幅、クランプ等の処理
を施すための処理回路部、１０２は、複合映像信号のア
ナログ−ディジタル変換を行うためのＡ／Ｄ変換器、１
０３はメモリコントローラ、１０４はメモリ、１０５
は、メモリ１０４に記憶された画像データのディジタル
−アナログ変換を行うためのＤ／Ａ変換器、１０６は、
アナログ値に変換された複合映像信号を増幅するための
増幅回路部、１０７は、複合映像信号が出力される端
子、１０８は、不図示の外部のコンピュータ等とのデー
タの受渡しを行うためのインタフェース（Ｉ／Ｆ）部で
ある。
【００１２】１０９は、本発明の特徴である第１／第２
の２種のクロック（本実施例では８ｆsc及び４ｆsc，こ
こにｆscは３．５８ＭＨｚのカラーサブキャリア）を発
生するためのクロック発生回路部、１１０は、クロック
発生回路部１０９が出力する第１／第２の２種のクロッ
クレートを選択するためのセレクタ部であり、不図示の
外部のコンピュータよりＩ／Ｆ部１０８を介して選択す
るよう構成されている。
の２種のクロック（本実施例では８ｆsc及び４ｆsc，こ
こにｆscは３．５８ＭＨｚのカラーサブキャリア）を発
生するためのクロック発生回路部、１１０は、クロック
発生回路部１０９が出力する第１／第２の２種のクロッ
クレートを選択するためのセレクタ部であり、不図示の
外部のコンピュータよりＩ／Ｆ部１０８を介して選択す
るよう構成されている。
【００１３】（動作）次に、以上のような本実施例構成
における動作を説明する；まず、不図示の外部のコンピ
ュータよりＩ／Ｆ部１０８を介してセレクタ部１１０の
入力クロック８ｆscを選択する。これにより、メモリコ
ントローラ１０３は、８ｆscのサイクルでメモリ１０４
へのデータのリード／ライト動作が可能になる。
における動作を説明する；まず、不図示の外部のコンピ
ュータよりＩ／Ｆ部１０８を介してセレクタ部１１０の
入力クロック８ｆscを選択する。これにより、メモリコ
ントローラ１０３は、８ｆscのサイクルでメモリ１０４
へのデータのリード／ライト動作が可能になる。
【００１４】そして、端子１００より入力される複合映
像信号は、処理回路部１０１を介してＡ／Ｄ変換器１０
２でディジタル信号に変換され、メモリコントローラ１
０３を介してメモリ１０４に記憶される。メモリ１０４
に記憶された画像データは、メモリコントローラ１０
３、Ｉ／Ｆ部１０８を介して不図示の外部のコンピュー
タ等に出力される。そして、不図示の外部のコンピュー
タ等において所定の処理が行われる。なお、この処理動
作の詳細説明については後述する。
像信号は、処理回路部１０１を介してＡ／Ｄ変換器１０
２でディジタル信号に変換され、メモリコントローラ１
０３を介してメモリ１０４に記憶される。メモリ１０４
に記憶された画像データは、メモリコントローラ１０
３、Ｉ／Ｆ部１０８を介して不図示の外部のコンピュー
タ等に出力される。そして、不図示の外部のコンピュー
タ等において所定の処理が行われる。なお、この処理動
作の詳細説明については後述する。
【００１５】不図示の外部のコンピュータ等で処理され
た画像データは、Ｉ／Ｆ部１０８、メモリコントローラ
１０３を介して、メモリ１０４に記憶される。次に、不
図示の外部のコンピュータよりＩ／Ｆ部１０８を介して
セレクタ部１１０の入力クロック４ｆscを選択する。こ
れにより、メモリコントローラ１０３は４ｆscのサイク
ルでメモリ１０４へのデータのリード／ライト動作が可
能になる。そして、メモリ１０４に記憶された画像デー
タは、メモリコントローラ１０３を介して、Ｄ／Ａ変換
器１０５でアナログ信号に変換され、増幅回路部１０６
を介して複合映像信号が端子１０７より出力される。
た画像データは、Ｉ／Ｆ部１０８、メモリコントローラ
１０３を介して、メモリ１０４に記憶される。次に、不
図示の外部のコンピュータよりＩ／Ｆ部１０８を介して
セレクタ部１１０の入力クロック４ｆscを選択する。こ
れにより、メモリコントローラ１０３は４ｆscのサイク
ルでメモリ１０４へのデータのリード／ライト動作が可
能になる。そして、メモリ１０４に記憶された画像デー
タは、メモリコントローラ１０３を介して、Ｄ／Ａ変換
器１０５でアナログ信号に変換され、増幅回路部１０６
を介して複合映像信号が端子１０７より出力される。
【００１６】次に、不図示の外部のコンピュータ等にお
ける処理動作シーケンスについて、図２に示すフローチ
ャートに従って説明する；図１のメモリ１０４に記憶さ
れた画像データは、メモリコントローラ１０３、Ｉ／Ｆ
部１０８を介して、不図示の外部のコンピュータ等に取
込まれる。この画像データは、水平同期信号Ｈを含む複
合映像信号であるため、まずステップＳ２００において
水平同期信号Ｈの分離を行い、次に、ステップＳ２０１
でカラーバースト信号の位相を算出する。これにより、
ステップＳ２０２で色復調を行い、色差（Ｒ−Ｙ，Ｂ−
Ｙ）データを得る。そして、得られた色差（Ｒ−Ｙ，Ｂ
−Ｙ）データをステップＳ２０３で再び変調し、もとの
画像データからこれを減算することにより輝度（Ｙ）デ
ータを得る。
ける処理動作シーケンスについて、図２に示すフローチ
ャートに従って説明する；図１のメモリ１０４に記憶さ
れた画像データは、メモリコントローラ１０３、Ｉ／Ｆ
部１０８を介して、不図示の外部のコンピュータ等に取
込まれる。この画像データは、水平同期信号Ｈを含む複
合映像信号であるため、まずステップＳ２００において
水平同期信号Ｈの分離を行い、次に、ステップＳ２０１
でカラーバースト信号の位相を算出する。これにより、
ステップＳ２０２で色復調を行い、色差（Ｒ−Ｙ，Ｂ−
Ｙ）データを得る。そして、得られた色差（Ｒ−Ｙ，Ｂ
−Ｙ）データをステップＳ２０３で再び変調し、もとの
画像データからこれを減算することにより輝度（Ｙ）デ
ータを得る。
【００１７】ここで、前記ステップＳ２００，Ｓ２０１
で求めておいた同期信号とカラーバースト信号との振幅
に基づいて、得られた輝度（Ｙ），色差（Ｒ−Ｙ，Ｂ−
Ｙ）データのゲイン調整（ＡＧＣ）をステップＳ２０４
において行う。この後、ステップＳ２０５で、輝度
（Ｙ），色差（Ｒ−Ｙ，Ｂ−Ｙ）データから、Ｒ，Ｇ，
Ｂデータを算出する。これにより、８ｆscでサンプリン
グした高解像度の画像データが得られたことになる。
で求めておいた同期信号とカラーバースト信号との振幅
に基づいて、得られた輝度（Ｙ），色差（Ｒ−Ｙ，Ｂ−
Ｙ）データのゲイン調整（ＡＧＣ）をステップＳ２０４
において行う。この後、ステップＳ２０５で、輝度
（Ｙ），色差（Ｒ−Ｙ，Ｂ−Ｙ）データから、Ｒ，Ｇ，
Ｂデータを算出する。これにより、８ｆscでサンプリン
グした高解像度の画像データが得られたことになる。
【００１８】次に、ステップＳ２０６において、この画
像データを４ｆscのクロックレートで出力するため、得
られたＲ，Ｇ，Ｂデータの４ｆscへのリサンプリングを
行う。ここで、このリサンプリングの方法はこれのみに
制限されるものではない。そして、以降４ｆscのクロッ
クレートで処理を行っていく。
像データを４ｆscのクロックレートで出力するため、得
られたＲ，Ｇ，Ｂデータの４ｆscへのリサンプリングを
行う。ここで、このリサンプリングの方法はこれのみに
制限されるものではない。そして、以降４ｆscのクロッ
クレートで処理を行っていく。
【００１９】即ち、まずステップＳ２０７で同期信号を
生成し、ステップＳ２０８で、これにカラーバースト信
号を合成する。そして、ステップＳ２０９，２１０で得
られたＲ，Ｇ，Ｂデータから輝度（Ｙ），色差（Ｒ−
Ｙ，Ｂ−Ｙ）データを算出し、生成した輝度（Ｙ）デー
タを合成する。次に、ステップＳ２１１で色差（Ｒ−
Ｙ，Ｂ−Ｙ）データを変調し、色信号を生成しこれを合
成する。そして、この不図示の外部のコンピュータ等で
処理された画像データは、Ｉ／Ｆ部１０８、メモリコン
トローラ１０３を介して、メモリ１０４に記憶される。
生成し、ステップＳ２０８で、これにカラーバースト信
号を合成する。そして、ステップＳ２０９，２１０で得
られたＲ，Ｇ，Ｂデータから輝度（Ｙ），色差（Ｒ−
Ｙ，Ｂ−Ｙ）データを算出し、生成した輝度（Ｙ）デー
タを合成する。次に、ステップＳ２１１で色差（Ｒ−
Ｙ，Ｂ−Ｙ）データを変調し、色信号を生成しこれを合
成する。そして、この不図示の外部のコンピュータ等で
処理された画像データは、Ｉ／Ｆ部１０８、メモリコン
トローラ１０３を介して、メモリ１０４に記憶される。
【００２０】なお、本実施例においては、クロック発生
回路部１０９が発生する第１／第２の２種のクロックを
８ｆsc，４ｆscとしたが、これのみに限定されるもので
はないことはもちろんである。また、不図示の外部のコ
ンピュータ等での画像データの処理方法は、これによっ
て制限されるものではない。
回路部１０９が発生する第１／第２の２種のクロックを
８ｆsc，４ｆscとしたが、これのみに限定されるもので
はないことはもちろんである。また、不図示の外部のコ
ンピュータ等での画像データの処理方法は、これによっ
て制限されるものではない。
【００２１】さらに、本実施例においては、画像データ
を複合映像信号の形態でメモリ１０４に記憶したが、こ
れのみに限定されるものではなく、その他の形態、例え
ばＲ，Ｇ，Ｂの形態で画像データをメモリ１０４に記憶
してもよい。この場合、本実施例では不図示の外部のコ
ンピュータ上でソフトウエアによるリサンプリングを行
ったが、メモリコントローラ１０３によってリサンプリ
ングを行っても差支えない。
を複合映像信号の形態でメモリ１０４に記憶したが、こ
れのみに限定されるものではなく、その他の形態、例え
ばＲ，Ｇ，Ｂの形態で画像データをメモリ１０４に記憶
してもよい。この場合、本実施例では不図示の外部のコ
ンピュータ上でソフトウエアによるリサンプリングを行
ったが、メモリコントローラ１０３によってリサンプリ
ングを行っても差支えない。
【００２２】
【発明の効果】以上説明したように、本発明に係るこの
種の画像メモリ装置は、画像データの記憶時には第１の
クロックレートを用い、画像データの読出し時には第２
のクロックレートを用いるよう構成したため、比較的高
価な高速のＤ／Ａ変換器を必要とせず、また不必要に消
費電流を増加させることなく、より高品質の画像データ
を得ることができるようになった。
種の画像メモリ装置は、画像データの記憶時には第１の
クロックレートを用い、画像データの読出し時には第２
のクロックレートを用いるよう構成したため、比較的高
価な高速のＤ／Ａ変換器を必要とせず、また不必要に消
費電流を増加させることなく、より高品質の画像データ
を得ることができるようになった。
【図１】 一実施例の構成ブロック図
【図２】 従来のメモリ装置の一例の構成ブロック図
【図３】 図１の処理動作シーケンスフローチャート
１００ 端子 １０１ 処理回路部 １０２ Ａ／Ｄ変換器 １０３ メモリコントローラ １０４ メモリ １０５ Ｄ／Ａ変換器 １０６ 増幅回路部 １０７ 端子 １０８ Ｉ／Ｆ部 １０９ クロック発生回路部 １１０ セレクタ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ 7734−5Ｃ 5/92 7734−5Ｃ Ｈ０４Ｎ 5/92 Ｈ
Claims (1)
- 【請求項１】 画像データの記憶時及び読出し時にそれ
ぞれ異なる２種のクロックレートを用いるよう構成した
ことを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281009A JPH07135670A (ja) | 1993-11-10 | 1993-11-10 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281009A JPH07135670A (ja) | 1993-11-10 | 1993-11-10 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135670A true JPH07135670A (ja) | 1995-05-23 |
Family
ID=17633014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5281009A Withdrawn JPH07135670A (ja) | 1993-11-10 | 1993-11-10 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135670A (ja) |
-
1993
- 1993-11-10 JP JP5281009A patent/JPH07135670A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |