JPH07131345A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPH07131345A JPH07131345A JP5278770A JP27877093A JPH07131345A JP H07131345 A JPH07131345 A JP H07131345A JP 5278770 A JP5278770 A JP 5278770A JP 27877093 A JP27877093 A JP 27877093A JP H07131345 A JPH07131345 A JP H07131345A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- reference signal
- output
- mpu
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ周波数シンセサイザにおいて、周波数
切り替え時のデータ設定の高速化を図る。 【構成】 基準信号発生器３とその出力を分周する基準
信号分周器４と、電圧制御発振器１と、その出力を分周
するプログラマブルカウンタ２と、前記基準信号分周器
４の出力の周波数と位相および前記プログラマブルカウ
ンタ２の出力の周波数と位相を比較する位相比較器５
と、シンセサイザの発振周波数の設定を行うＭＰＵ８と
を備え、前記ＭＰＵ８と、前記基準信号分周器４および
前記プログラマブルカウンタ２の間にそれぞれ双方向カ
ウンタ９，１０を設け、周波数の分周数および分周比を
別々に設定できる構成とした。
切り替え時のデータ設定の高速化を図る。 【構成】 基準信号発生器３とその出力を分周する基準
信号分周器４と、電圧制御発振器１と、その出力を分周
するプログラマブルカウンタ２と、前記基準信号分周器
４の出力の周波数と位相および前記プログラマブルカウ
ンタ２の出力の周波数と位相を比較する位相比較器５
と、シンセサイザの発振周波数の設定を行うＭＰＵ８と
を備え、前記ＭＰＵ８と、前記基準信号分周器４および
前記プログラマブルカウンタ２の間にそれぞれ双方向カ
ウンタ９，１０を設け、周波数の分周数および分周比を
別々に設定できる構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、周波数の高速切り替え
を可能とするＰＬＬ位相周期ループ周波数シンセサイザ
に関する。
を可能とするＰＬＬ位相周期ループ周波数シンセサイザ
に関する。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイザは特開平４−
２２１７号公報に示す構成が一般的であり、以下、その
構成について図３を参照しながら説明する。
２２１７号公報に示す構成が一般的であり、以下、その
構成について図３を参照しながら説明する。
【０００３】図３は従来のＰＬＬ周波数シンセサイザの
概略を示すブロック図で、１は電圧制御発振器、２はプ
ログラマブルカウンタ、３は基準信号発生器、４は基準
信号分周器、５は位相比較器、６はチャージポンプ、７
はループフィルタ、８はＰＬＬ周波数シンセサイザの発
振周波数を設定するマイクロプロセッシングユニット
（以下、ＭＰＵと記す）である。
概略を示すブロック図で、１は電圧制御発振器、２はプ
ログラマブルカウンタ、３は基準信号発生器、４は基準
信号分周器、５は位相比較器、６はチャージポンプ、７
はループフィルタ、８はＰＬＬ周波数シンセサイザの発
振周波数を設定するマイクロプロセッシングユニット
（以下、ＭＰＵと記す）である。
【０００４】次に従来のＰＬＬ周波数シンセサイザの動
作を説明する。まず、ＭＰＵ８が基準信号発生器３の発
振周波数と発振させたい周波数のチャンネル間隔から基
準信号の分周比Ｒを決定し基準信号分周器４に設定す
る。ここで基準信号分周器４の出力周波数をｆｒとす
る。ＭＰＵ８が発振したい周波数Ｎ・ｆｒから電圧制御
発振器１の出力の分周数Ｎを決定する。ＭＰＵ８は決定
した分周数Ｎをプログラマブルカウンタ２に設定する。
なお、分周数Ｎおよび分周比Ｒは、必ず分周数Ｎと分周
比Ｒを１組の２進法で表記されたデータとしてシリアル
通信によって設定される。
作を説明する。まず、ＭＰＵ８が基準信号発生器３の発
振周波数と発振させたい周波数のチャンネル間隔から基
準信号の分周比Ｒを決定し基準信号分周器４に設定す
る。ここで基準信号分周器４の出力周波数をｆｒとす
る。ＭＰＵ８が発振したい周波数Ｎ・ｆｒから電圧制御
発振器１の出力の分周数Ｎを決定する。ＭＰＵ８は決定
した分周数Ｎをプログラマブルカウンタ２に設定する。
なお、分周数Ｎおよび分周比Ｒは、必ず分周数Ｎと分周
比Ｒを１組の２進法で表記されたデータとしてシリアル
通信によって設定される。
【０００５】次に、電圧制御発振器１の出力ｆｖはプロ
グラマブルカウンタ２により１／Ｎに分周されｆｖ／Ｎ
となって出力される。ｆｒとｆｖ／Ｎの位相と周波数を
位相比較器５にて比較する。位相比較器５の出力でチャ
ージポンプ６を働かせば電圧制御発振器１を制御するの
に必要な直流電圧が得られる。チャージポンプ６の出力
には比較周波数成分や不必要な雑音が含まれているの
で、ループフィルタ７にてそれらを除去し電圧制御発振
器１に出力する。電圧制御発振器１はループフィルタ７
の直流電圧出力に対応する周波数を出力する。これをｆ
ｒとｆｖ／Ｎの位相と周波数が同じになるまで繰り返
し、最終的に電圧制御発振器１の出力はＮ・ｆｒとな
る。
グラマブルカウンタ２により１／Ｎに分周されｆｖ／Ｎ
となって出力される。ｆｒとｆｖ／Ｎの位相と周波数を
位相比較器５にて比較する。位相比較器５の出力でチャ
ージポンプ６を働かせば電圧制御発振器１を制御するの
に必要な直流電圧が得られる。チャージポンプ６の出力
には比較周波数成分や不必要な雑音が含まれているの
で、ループフィルタ７にてそれらを除去し電圧制御発振
器１に出力する。電圧制御発振器１はループフィルタ７
の直流電圧出力に対応する周波数を出力する。これをｆ
ｒとｆｖ／Ｎの位相と周波数が同じになるまで繰り返
し、最終的に電圧制御発振器１の出力はＮ・ｆｒとな
る。
【０００６】また、このときの過渡応答特性は、ループ
フィルタ７を完全積分ループフィルタとすると閉ループ
伝達関数がＨ（Ｓ）＝Ｋ（Ｓ＋ａ）／（Ｓ2 ＋ＫＳ＋ａ
Ｋ）のようになるため、応答の減衰率ζ、固有周波数ω
ｎはＫを全体のループゲインとおいて（数１）（数２）
のようになる。ここでａは図４のフィルタにおいて増幅
器Ａの利得としてａ＝１／Ｒ2 Ｃで表されるものであ
る。
フィルタ７を完全積分ループフィルタとすると閉ループ
伝達関数がＨ（Ｓ）＝Ｋ（Ｓ＋ａ）／（Ｓ2 ＋ＫＳ＋ａ
Ｋ）のようになるため、応答の減衰率ζ、固有周波数ω
ｎはＫを全体のループゲインとおいて（数１）（数２）
のようになる。ここでａは図４のフィルタにおいて増幅
器Ａの利得としてａ＝１／Ｒ2 Ｃで表されるものであ
る。
【０００７】
【数１】
【０００８】
【数２】
【０００９】
【発明が解決しようとする課題】しかし、このような従
来のＰＬＬ周波数シンセサイザでは、周波数の切り替え
時には、たとえ分周数Ｎの値Ｎ１をＮ１＋１にするので
も必ず分周数Ｎと分周比Ｒを両方を設定しなければなら
ず、またすべての分周数ＮのデータをＭＰＵ８が設定し
なければならないという問題があった。
来のＰＬＬ周波数シンセサイザでは、周波数の切り替え
時には、たとえ分周数Ｎの値Ｎ１をＮ１＋１にするので
も必ず分周数Ｎと分周比Ｒを両方を設定しなければなら
ず、またすべての分周数ＮのデータをＭＰＵ８が設定し
なければならないという問題があった。
【００１０】本発明は上記課題を解決するもので、周波
数切り替え時のデータ設定の高速化を図ることを目的と
している。
数切り替え時のデータ設定の高速化を図ることを目的と
している。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、基準信号発生器と前記基準信号発生器の出
力を分周する基準信号分周器と、電圧制御発振器と、前
記電圧制御発振器の出力を分周するプログラマブルカウ
ンタと、前記基準信号発生器の出力の周波数と位相およ
び前記プログラマブルカウンタの出力の周波数と位相を
比較する位相比較器と、シンセサイザの発振周波数の設
定を行うＭＰＵとを備え、前記ＭＰＵと、前記基準信号
分周器および前記プログラマブルカウンタ間にそれぞれ
双方向カウンタを設け、周波数の分周数および分周比を
別々に設定できるようにしたものである。
するために、基準信号発生器と前記基準信号発生器の出
力を分周する基準信号分周器と、電圧制御発振器と、前
記電圧制御発振器の出力を分周するプログラマブルカウ
ンタと、前記基準信号発生器の出力の周波数と位相およ
び前記プログラマブルカウンタの出力の周波数と位相を
比較する位相比較器と、シンセサイザの発振周波数の設
定を行うＭＰＵとを備え、前記ＭＰＵと、前記基準信号
分周器および前記プログラマブルカウンタ間にそれぞれ
双方向カウンタを設け、周波数の分周数および分周比を
別々に設定できるようにしたものである。
【００１２】
【作用】本発明は、上記した構成により、分周数Ｎと分
周比Ｒを別々に設定できるようにしたため、周波数切り
替え時に分周数Ｎ、分周比Ｒの前回設定時との差分だけ
設定すればよく、周波数の設定の高速化を図ることがで
きる。
周比Ｒを別々に設定できるようにしたため、周波数切り
替え時に分周数Ｎ、分周比Ｒの前回設定時との差分だけ
設定すればよく、周波数の設定の高速化を図ることがで
きる。
【００１３】
【実施例】以下本発明におけるＰＬＬ周波数シンセサイ
ザの一実施例について、図１および図２を参照しながら
説明する。なお、従来例で説明したものと同一構成部材
には同一番号を用いる。図１において、１は電圧制御発
振器、２はプログラマブルカウンタ、３は基準信号発生
器、４は基準信号分周器、５は位相比較器、６はチャー
ジポンプ、７はループフィルタ、８はＰＬＬ周波数シン
セサイザの発振周波数を設定するＭＰＵ、９，１０は双
方向カウンタである。
ザの一実施例について、図１および図２を参照しながら
説明する。なお、従来例で説明したものと同一構成部材
には同一番号を用いる。図１において、１は電圧制御発
振器、２はプログラマブルカウンタ、３は基準信号発生
器、４は基準信号分周器、５は位相比較器、６はチャー
ジポンプ、７はループフィルタ、８はＰＬＬ周波数シン
セサイザの発振周波数を設定するＭＰＵ、９，１０は双
方向カウンタである。
【００１４】次に本実施例のＰＬＬ周波数シンセサイザ
の動作を図２を参照しながら説明する。
の動作を図２を参照しながら説明する。
【００１５】まず、ステップ１で双方向カウンタ１０
は、電源が投入されるとＭＰＵ８によって自身がもつ値
Ｒ０に、基準信号分周器４が設定されることが可能な値
の中心値ＲＭＡＸ／２を設定される。
は、電源が投入されるとＭＰＵ８によって自身がもつ値
Ｒ０に、基準信号分周器４が設定されることが可能な値
の中心値ＲＭＡＸ／２を設定される。
【００１６】次に、ステップ２で双方向カウンタ９は、
ＭＰＵ８によって自身がもつ値Ｎ０に、プログラマブル
カウンタ２が設定されることが可能な値の中心値ＮＭＡ
Ｘ／２を設定される。
ＭＰＵ８によって自身がもつ値Ｎ０に、プログラマブル
カウンタ２が設定されることが可能な値の中心値ＮＭＡ
Ｘ／２を設定される。
【００１７】次に、ステップ３でＭＰＵ８は基準信号発
生器３の発振周波数と発振させたい周波数のチャンネル
間隔から基準信号の分周比Ｒを決定し、Ｒ０との差分Ｒ
Ｍを双方向カウンタ１０に送出する。ステップ４で双方
向カウンタ１０は、ＭＰＵ８からＲＭを受信して双方向
カウンタ１０自身の値Ｒ０をＲ０＋ＲＭに設定し、ステ
ップ５で基準信号分周器４にＲ０を設定する。
生器３の発振周波数と発振させたい周波数のチャンネル
間隔から基準信号の分周比Ｒを決定し、Ｒ０との差分Ｒ
Ｍを双方向カウンタ１０に送出する。ステップ４で双方
向カウンタ１０は、ＭＰＵ８からＲＭを受信して双方向
カウンタ１０自身の値Ｒ０をＲ０＋ＲＭに設定し、ステ
ップ５で基準信号分周器４にＲ０を設定する。
【００１８】また、ここで基準信号分周器４の出力周波
数をｆｒとする。ＭＰＵ８が発振したい周波数Ｎ・ｆｒ
から電圧制御発振器１の出力の分周数Ｎを決定し、ステ
ップ６でＮ０との差分ＮＭを双方向カウンタ１０に送出
する。双方向カウンタ９は、ステップ７でＭＰＵ８から
ＮＭを受信して双方向カウンタ９自身の値Ｎ０をＮ０＋
ＮＭに設定し、ステップ８でプログラマブルカウンタ２
にＮ０を設定する。
数をｆｒとする。ＭＰＵ８が発振したい周波数Ｎ・ｆｒ
から電圧制御発振器１の出力の分周数Ｎを決定し、ステ
ップ６でＮ０との差分ＮＭを双方向カウンタ１０に送出
する。双方向カウンタ９は、ステップ７でＭＰＵ８から
ＮＭを受信して双方向カウンタ９自身の値Ｎ０をＮ０＋
ＮＭに設定し、ステップ８でプログラマブルカウンタ２
にＮ０を設定する。
【００１９】次回周波数設定時には、ステップ３より行
えば良い。
えば良い。
【００２０】
【発明の効果】以上のように本発明は、分周数Ｎと分周
比Ｒを別々に設定できるようにしておき、周波数切り替
え時に分周数Ｎ、分周比Ｒの前回設定時との差分ＲＭ、
ＮＭだけを設定すればよく、周波数の設定の高速化を図
ることができ、全体として周波数切り替えの高速化を図
ることができるものである。
比Ｒを別々に設定できるようにしておき、周波数切り替
え時に分周数Ｎ、分周比Ｒの前回設定時との差分ＲＭ、
ＮＭだけを設定すればよく、周波数の設定の高速化を図
ることができ、全体として周波数切り替えの高速化を図
ることができるものである。
【図１】本発明の一実施例のＰＬＬ周波数シンセサイザ
のブロック図
のブロック図
【図２】同、ＰＬＬ周波数シンセイサイザの動作を示す
フローチャート
フローチャート
【図３】従来例のＰＬＬ周波数シンセサイザのブロック
図
図
【図４】ＰＬＬ周波数シンセサイザに用いられる完全積
分ループフィルタの回路図
分ループフィルタの回路図
１ 電圧制御発振器 ２ プログラマブルカウンタ ３ 基準信号発生器 ４ 基準信号分周器 ５ 位相比較器 ８ ＭＰＵ（マイクロプロセッシングユニット） ９，１０ 双方向カウンタ
Claims (1)
- 【請求項１】基準信号発生器と、前記基準信号発生器の
出力を分周する基準信号分周器と、電圧制御発振器と、
前記電圧制御発振器の出力を分周するプログラマブルカ
ウンタと、前記基準信号分周器の出力の周波数と位相お
よび前記プログラマブルカウンタの出力の周波数と位相
を比較する位相比較器と、シンセサイザの発振周波数の
設定を行うマイクロプロセッシングユニットとを備え、
前記マイクロプロセッシングユニットと、前記基準信号
分周器および前記プログラマブルカウンタ間にそれぞれ
双方向カウンタを設け、周波数の分周数および分周比を
別々に設定できるようにしたＰＬＬ周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278770A JPH07131345A (ja) | 1993-11-09 | 1993-11-09 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278770A JPH07131345A (ja) | 1993-11-09 | 1993-11-09 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131345A true JPH07131345A (ja) | 1995-05-19 |
Family
ID=17601947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278770A Pending JPH07131345A (ja) | 1993-11-09 | 1993-11-09 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131345A (ja) |
-
1993
- 1993-11-09 JP JP5278770A patent/JPH07131345A/ja active Pending
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