JPH07122872B2 - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH07122872B2 JPH07122872B2 JP5021654A JP2165493A JPH07122872B2 JP H07122872 B2 JPH07122872 B2 JP H07122872B2 JP 5021654 A JP5021654 A JP 5021654A JP 2165493 A JP2165493 A JP 2165493A JP H07122872 B2 JPH07122872 B2 JP H07122872B2
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Description
【０００１】
【産業上の利用分野】本発明は１チップマイクロコンピ
ュータに関し、特に、複数の動作を実行することができ
る周辺機能ユニットを搭載する１チップマイクロコンピ
ュータに関する。
ュータに関し、特に、複数の動作を実行することができ
る周辺機能ユニットを搭載する１チップマイクロコンピ
ュータに関する。
【０００２】
【従来の技術】近年の１チップマイクロコンピュータが
内蔵する複数の周辺機能ユニットは、単一機能のものよ
り、複数のより多機能のものを搭載するようになってき
た。これは、マイクロコンピュータに汎用性をもたせる
と共に、１チップマイクロコンピュータが持つ端子をよ
り有効に活用するためである。従って、ユーザは、周辺
機能ユニットが実行し得る複数の周辺機能のどの機能を
使用するかを、予めプログラムに記述して選択する必要
がある。以下に、従来の１チップマイクロコンピュータ
で、周辺機能ユニットを動作させ、目的とする周辺機能
を実行する方法について、図６を用いて説明する。
内蔵する複数の周辺機能ユニットは、単一機能のものよ
り、複数のより多機能のものを搭載するようになってき
た。これは、マイクロコンピュータに汎用性をもたせる
と共に、１チップマイクロコンピュータが持つ端子をよ
り有効に活用するためである。従って、ユーザは、周辺
機能ユニットが実行し得る複数の周辺機能のどの機能を
使用するかを、予めプログラムに記述して選択する必要
がある。以下に、従来の１チップマイクロコンピュータ
で、周辺機能ユニットを動作させ、目的とする周辺機能
を実行する方法について、図６を用いて説明する。
【０００３】尚、本従来例では、説明に必要な機能のみ
を示し、説明に直接関係のない機能については省略す
る。
を示し、説明に直接関係のない機能については省略す
る。
【０００４】図６の１チップマイクロコンピュータは、
ＣＰＵ１０１と、アドレスデコーダ１０２と、リード・
ライト・バッファ１０３と、特殊機能レジスタ（以下、
ＳＦＲレジスタと言う）１０５と、周辺機能ユニット１
０８と、特殊機能バス（以下、ＳＦＲバスと言う）１１
０と、ＣＰＵ１０１の出力とＳＦＲバス１１０とを接続
するバス１０９と、リード・ライト・バッファ１０３と
ＳＦＲバス１１０とを接続するバス１１１と、ＳＦＲレ
ジスタ１０５とリード・ライト・バッファ１０３とを接
続するバス１１３と、ＳＦＲレジスタ１０５の出力と周
辺機能ユニット１０８とを接続するバス１１５と、アド
レスデコーダ１０２の出力信号でリード・ライト・バッ
ファ１０３に入力する信号１１８と、リード・ライト・
バッファ１０３に入力する二つの信号（以下、ＳＦＲＷ
Ｒ，ＳＦＲＲＤと言う）１１９，１２０とを含んで構成
されている。
ＣＰＵ１０１と、アドレスデコーダ１０２と、リード・
ライト・バッファ１０３と、特殊機能レジスタ（以下、
ＳＦＲレジスタと言う）１０５と、周辺機能ユニット１
０８と、特殊機能バス（以下、ＳＦＲバスと言う）１１
０と、ＣＰＵ１０１の出力とＳＦＲバス１１０とを接続
するバス１０９と、リード・ライト・バッファ１０３と
ＳＦＲバス１１０とを接続するバス１１１と、ＳＦＲレ
ジスタ１０５とリード・ライト・バッファ１０３とを接
続するバス１１３と、ＳＦＲレジスタ１０５の出力と周
辺機能ユニット１０８とを接続するバス１１５と、アド
レスデコーダ１０２の出力信号でリード・ライト・バッ
ファ１０３に入力する信号１１８と、リード・ライト・
バッファ１０３に入力する二つの信号（以下、ＳＦＲＷ
Ｒ，ＳＦＲＲＤと言う）１１９，１２０とを含んで構成
されている。
【０００５】次に、周辺機能ユニット１０８を動作させ
る方法について説明する。ＣＰＵ１０１より出力する周
辺機能選択アドレスは、バス１０９及びＳＦＲバス１１
０を介してアドレスデコーダ１０２に入力する。周辺機
能ユニット１０８が選択される時は、アドレスデコーダ
１０２の出力信号１１８は“Ｈ”となり、リード・ライ
ト・バッファ１０３に入力する。
る方法について説明する。ＣＰＵ１０１より出力する周
辺機能選択アドレスは、バス１０９及びＳＦＲバス１１
０を介してアドレスデコーダ１０２に入力する。周辺機
能ユニット１０８が選択される時は、アドレスデコーダ
１０２の出力信号１１８は“Ｈ”となり、リード・ライ
ト・バッファ１０３に入力する。
【０００６】次に、周辺機能制御データが、ＣＰＵ１０
１よりバス１０９に出力され、更にＳＦＲバス１１０及
びバス１１１を介して、リード・ライト・バッファ１０
３に入力する。次に、ＳＦＲＲＤ信号１２０が“Ｈ”に
なると、リード・ライト・バッファ１０３はバス１１１
上のデータを取り込み、そのデータをバス１１３に対し
て出力する。ＳＦＲレジスタ１０５は、バス１１３上の
データを取り込み且つ保持し、そのデータを周辺機能ユ
ニット１０８に対して、バス１１５を介して出力する。
１よりバス１０９に出力され、更にＳＦＲバス１１０及
びバス１１１を介して、リード・ライト・バッファ１０
３に入力する。次に、ＳＦＲＲＤ信号１２０が“Ｈ”に
なると、リード・ライト・バッファ１０３はバス１１１
上のデータを取り込み、そのデータをバス１１３に対し
て出力する。ＳＦＲレジスタ１０５は、バス１１３上の
データを取り込み且つ保持し、そのデータを周辺機能ユ
ニット１０８に対して、バス１１５を介して出力する。
【０００７】周辺機能ユニット１０８は、バス１１５を
介して入力したデータに基づいて所定の動作を開始す
る。また、前記以外の周辺機能ユニット１０８の機能を
使用するときは、前記と同様な動作でＳＦＲレジスタ１
０５にデータを書き込んで行う。
介して入力したデータに基づいて所定の動作を開始す
る。また、前記以外の周辺機能ユニット１０８の機能を
使用するときは、前記と同様な動作でＳＦＲレジスタ１
０５にデータを書き込んで行う。
【０００８】
【発明が解決しようとする課題】前記従来の１チップマ
イクロコンピュータには、以下に示す（１），（２）の
大きな問題がある。
イクロコンピュータには、以下に示す（１），（２）の
大きな問題がある。
【０００９】（１）ユーザが本１チップマイクロコンピ
ュータをキットに組み込んで使用する場合、周辺機能ユ
ニットが持つ全ての機能を使用することは少なく、従っ
てユーザは、周辺機能ユニットの動作について、ある必
要とする機能動作を、ＳＦＲレジスタ１０５に格納する
制御データで選択して使用することになる。つまり、ユ
ーザは、１チップマイクロコンピュータを動作させるプ
ログラムで、このＳＦＲレジスタ１０５に特定の制御デ
ータをＭＯＶ命令等で書き込むことになる（以下、ＳＦ
Ｒレジスタ１０５のイニシャライズと言う）。最近は周
辺機能ユニットを複数設け、かつ個々の周辺機能ユニッ
トそのものにも複数の動作を行わせるため、このＳＦＲ
レジスタ１０５が増加している。従って、限られたプロ
グラム領域の先頭にこのＳＦＲレジスタ１０５のイニシ
ャライズのための大きな領域を必要とするので、ユーザ
が使用できる所定の動作のための有効プログラム領域が
少なくなる。
ュータをキットに組み込んで使用する場合、周辺機能ユ
ニットが持つ全ての機能を使用することは少なく、従っ
てユーザは、周辺機能ユニットの動作について、ある必
要とする機能動作を、ＳＦＲレジスタ１０５に格納する
制御データで選択して使用することになる。つまり、ユ
ーザは、１チップマイクロコンピュータを動作させるプ
ログラムで、このＳＦＲレジスタ１０５に特定の制御デ
ータをＭＯＶ命令等で書き込むことになる（以下、ＳＦ
Ｒレジスタ１０５のイニシャライズと言う）。最近は周
辺機能ユニットを複数設け、かつ個々の周辺機能ユニッ
トそのものにも複数の動作を行わせるため、このＳＦＲ
レジスタ１０５が増加している。従って、限られたプロ
グラム領域の先頭にこのＳＦＲレジスタ１０５のイニシ
ャライズのための大きな領域を必要とするので、ユーザ
が使用できる所定の動作のための有効プログラム領域が
少なくなる。
【００１０】（２）本１チップマイクロコンピュータを
使用する場合、電源投入若しくはリセット信号が入力し
た後、ユーザのプログラムが実行されるが、実際に所定
の動作（実動作）を行うプログラムの実行が開始するの
は、上記ＳＦＲレジスタ１０５のイニシャライズが終了
した後である。従って、電源投入から１チップマイクロ
コンピュータが実動作を開始するまでの反応が遅くな
る。
使用する場合、電源投入若しくはリセット信号が入力し
た後、ユーザのプログラムが実行されるが、実際に所定
の動作（実動作）を行うプログラムの実行が開始するの
は、上記ＳＦＲレジスタ１０５のイニシャライズが終了
した後である。従って、電源投入から１チップマイクロ
コンピュータが実動作を開始するまでの反応が遅くな
る。
【００１１】本発明の目的は、前記問題点を解決し、ユ
ーザが使用できる実動作のためのプログラム領域を多く
し、また、実動作を開始するまでの反応を速くした１チ
ップマイクロコンピュータを提供することにある。
ーザが使用できる実動作のためのプログラム領域を多く
し、また、実動作を開始するまでの反応を速くした１チ
ップマイクロコンピュータを提供することにある。
【００１２】
【課題を解決するための手段】 本発明による１チップ
マイクロコンピュータの構成は、中央処理装置と、少な
くとも一つ以上の周辺機能制御手段と、少なくとも一つ
以上の周辺機能ユニットと、前記中央処理装置と前記周
辺機能制御手段との間でデータの入出力を行う入出力バ
スを有し、前記中央処理装置が前記入出力バスに対して
出力するデータにより前記周辺機能制御手段を制御し、
前記周辺機能制御手段は前記周辺機能ユニットを制御し
て所定の周辺機能動作を実行する１チップマイクロコン
ピュータにおいて、前記周辺機能制御手段は、前記周辺
機能ユニットの制御データを格納する第１の記憶手段
と、前記中央処理装置から前記入出力バスに出力するア
ドレスをデコードするデコーダと、前記中央処理装置か
ら前記入出力バスに出力する制御データを、前記デコー
タの出力信号と前記周辺機能制御手段に対する書き込み
タイミング信号とがアクティブの時取り込み、前記第１
の記憶手段に対して書き込みを行うと共に、前記周辺機
能制御手段に対する読み出しタイミング信号がアクティ
ブの時、前記第１の記憶手段より制御データを読み出す
双方向バッファと、前記周辺ユニットが所定の周辺機能
動作を実行するのに必要な所定の制御データが特定の領
域に予め格納された第２の記憶手段を含んで構成し、前
記第１の記憶手段の出力と前記第２の記憶手段の出力と
を入力とし、前記第２の記憶手段の特定の領域に格納さ
れた制御データに基づき、前記第１の記憶手段の出力と
前記第２の記憶手段の出力との何れか一方を選択し前記
周辺機能ユニットに入力するセレクタとを具備すること
を特徴とする。
マイクロコンピュータの構成は、中央処理装置と、少な
くとも一つ以上の周辺機能制御手段と、少なくとも一つ
以上の周辺機能ユニットと、前記中央処理装置と前記周
辺機能制御手段との間でデータの入出力を行う入出力バ
スを有し、前記中央処理装置が前記入出力バスに対して
出力するデータにより前記周辺機能制御手段を制御し、
前記周辺機能制御手段は前記周辺機能ユニットを制御し
て所定の周辺機能動作を実行する１チップマイクロコン
ピュータにおいて、前記周辺機能制御手段は、前記周辺
機能ユニットの制御データを格納する第１の記憶手段
と、前記中央処理装置から前記入出力バスに出力するア
ドレスをデコードするデコーダと、前記中央処理装置か
ら前記入出力バスに出力する制御データを、前記デコー
タの出力信号と前記周辺機能制御手段に対する書き込み
タイミング信号とがアクティブの時取り込み、前記第１
の記憶手段に対して書き込みを行うと共に、前記周辺機
能制御手段に対する読み出しタイミング信号がアクティ
ブの時、前記第１の記憶手段より制御データを読み出す
双方向バッファと、前記周辺ユニットが所定の周辺機能
動作を実行するのに必要な所定の制御データが特定の領
域に予め格納された第２の記憶手段を含んで構成し、前
記第１の記憶手段の出力と前記第２の記憶手段の出力と
を入力とし、前記第２の記憶手段の特定の領域に格納さ
れた制御データに基づき、前記第１の記憶手段の出力と
前記第２の記憶手段の出力との何れか一方を選択し前記
周辺機能ユニットに入力するセレクタとを具備すること
を特徴とする。
【００１３】
【実施例】以下、本発明の第１の実施例について、図
１，図２，図３，図４を用いて説明する。
１，図２，図３，図４を用いて説明する。
【００１４】本実施例では、周辺機能制御手段を１つ持
つ１チップマイクロコンピュータについて示し、直接関
係のないものについては、説明を省略した。
つ１チップマイクロコンピュータについて示し、直接関
係のないものについては、説明を省略した。
【００１５】図１の１チップマイクロコンピュータは、
ＣＰＵ１０１と、アドレスデコーダ１０２と、リード・
ライト・バッファ１０３と、ライト・バッファ１０４
と、ＳＦＲレジスタ１０５と、紫外線消去可能なリード
・オンリー・メモリー（以下、ＥＰＲＯＭと言う）１０
６と、セレクタ１０７と、周辺機能ユニット１０８と、
ＳＦＲバス１１０と、ＣＰＵ１０１とＳＦＲバス１１０
とを接続する入出力バス１０９と、リード・ライト・バ
ッファ１０３とＳＦＲバス１１０とを接続するバス１１
１と、ライト・バッファ１０４の出力とＳＦＲバス１１
０とを接続するバス１１２と、リード・ライト・バッフ
ァ１０３とＳＦＲレジスタ１０５とを接続するバス１１
３と、ＥＰＲＯＭ１０６の出力とライト・バッファ１０
４の入力とを接続するバス１１４と、ＳＦＲレジスタ１
０５の出力とセレクタ１０７の入力とを接続するバス１
１５と、ＥＰＲＯＭ１０６の出力とセレクタ１０７の入
力とを接続するバス１１６と、セレクタ１０７の出力と
周辺機能ユニット１０８の入力とを接続するバス１１７
と、アドレスデコーダの出力でリード・ライト・バッフ
ァ１０３とライト・バッファ１０４に入力する信号１１
８と、リード・ライト・バッファ１０３とライト・バッ
ファ１０４に入力するＳＦＲＷＲ信号１１９と、リード
・ライト・バッファ１０３に入力するＳＦＲＲＤ信号１
２０と、ＥＰＲＯＭ１０６の出力でセレクタ１０７に入
力する選択信号（以下、セレクト信号と言う）１２１と
を含んで構成される。
ＣＰＵ１０１と、アドレスデコーダ１０２と、リード・
ライト・バッファ１０３と、ライト・バッファ１０４
と、ＳＦＲレジスタ１０５と、紫外線消去可能なリード
・オンリー・メモリー（以下、ＥＰＲＯＭと言う）１０
６と、セレクタ１０７と、周辺機能ユニット１０８と、
ＳＦＲバス１１０と、ＣＰＵ１０１とＳＦＲバス１１０
とを接続する入出力バス１０９と、リード・ライト・バ
ッファ１０３とＳＦＲバス１１０とを接続するバス１１
１と、ライト・バッファ１０４の出力とＳＦＲバス１１
０とを接続するバス１１２と、リード・ライト・バッフ
ァ１０３とＳＦＲレジスタ１０５とを接続するバス１１
３と、ＥＰＲＯＭ１０６の出力とライト・バッファ１０
４の入力とを接続するバス１１４と、ＳＦＲレジスタ１
０５の出力とセレクタ１０７の入力とを接続するバス１
１５と、ＥＰＲＯＭ１０６の出力とセレクタ１０７の入
力とを接続するバス１１６と、セレクタ１０７の出力と
周辺機能ユニット１０８の入力とを接続するバス１１７
と、アドレスデコーダの出力でリード・ライト・バッフ
ァ１０３とライト・バッファ１０４に入力する信号１１
８と、リード・ライト・バッファ１０３とライト・バッ
ファ１０４に入力するＳＦＲＷＲ信号１１９と、リード
・ライト・バッファ１０３に入力するＳＦＲＲＤ信号１
２０と、ＥＰＲＯＭ１０６の出力でセレクタ１０７に入
力する選択信号（以下、セレクト信号と言う）１２１と
を含んで構成される。
【００１６】尚、ＳＦＲＷＲ信号１１９とＳＦＲＲＤ信
号１２０は、同時に“Ｈ”になることはない。
号１２０は、同時に“Ｈ”になることはない。
【００１７】次に、図２を用いて、図１の１チップマイ
クロコンピュータ内にあるリード・ライト・バッファ１
０３の一回路例について説明する。
クロコンピュータ内にあるリード・ライト・バッファ１
０３の一回路例について説明する。
【００１８】図２のリード・ライト・バッファ１０３
は、ＳＦＲＷＲ信号１１９とアドレスデコーダ１０２か
らの信号１１８とを入力とする２入力ＡＮＤゲート２０
１と、ＳＦＲＲＤ信号１２０とアドレスデコーダ１０２
からの信号１１８とを入力とする２入力ＡＮＤゲート２
０２と、２入力ＡＮＤゲート２０１の出力信号２０５を
制御信号とし信号２０８を入力とするクロックドバッフ
ァ２０３と、２入力ＡＮＤゲート２０２の出力信号２０
６を制御信号とし信号２０７を入力とするクロックドバ
ッファ２０４とで構成される。
は、ＳＦＲＷＲ信号１１９とアドレスデコーダ１０２か
らの信号１１８とを入力とする２入力ＡＮＤゲート２０
１と、ＳＦＲＲＤ信号１２０とアドレスデコーダ１０２
からの信号１１８とを入力とする２入力ＡＮＤゲート２
０２と、２入力ＡＮＤゲート２０１の出力信号２０５を
制御信号とし信号２０８を入力とするクロックドバッフ
ァ２０３と、２入力ＡＮＤゲート２０２の出力信号２０
６を制御信号とし信号２０７を入力とするクロックドバ
ッファ２０４とで構成される。
【００１９】このリード・ライト・バッファ１０３は双
方向バッファであり、例えばＳＦＲレジスタ１０５のデ
ータをＳＦＲバス１１０に出力するときは、信号１１８
とＳＦＲＷＲ信号１１９が共に“Ｈ”になって、２入力
ＡＮＤゲート２０１の出力信号２０５が“Ｈ”になる。
クロックドバッファ２０３は、ゲート端子に加えられる
制御信号２０５が“Ｈ”であるから、信号２０８のレベ
ルをそのまま出力し、信号２０８と信号２０７は同一レ
ベルになる。
方向バッファであり、例えばＳＦＲレジスタ１０５のデ
ータをＳＦＲバス１１０に出力するときは、信号１１８
とＳＦＲＷＲ信号１１９が共に“Ｈ”になって、２入力
ＡＮＤゲート２０１の出力信号２０５が“Ｈ”になる。
クロックドバッファ２０３は、ゲート端子に加えられる
制御信号２０５が“Ｈ”であるから、信号２０８のレベ
ルをそのまま出力し、信号２０８と信号２０７は同一レ
ベルになる。
【００２０】尚、信号２０７は、図１のバス１１１の内
の１本であり、また信号２０８は図１のバス１１３の内
の１本である。
の１本であり、また信号２０８は図１のバス１１３の内
の１本である。
【００２１】クロックドバッファ２０３と２０４で構成
する双方向バッファ機能は、バスのビット幅だけ設けら
れている。
する双方向バッファ機能は、バスのビット幅だけ設けら
れている。
【００２２】次に、図３を用いて、図１の１チップマイ
クロコンピュータ内にあるライト・バッファ１０４の一
回路例について説明する。
クロコンピュータ内にあるライト・バッファ１０４の一
回路例について説明する。
【００２３】図３のライト・バッファ１０４は、ＳＦＲ
ＷＲ信号１１９とアドレスデコーダ１０２からの信号１
１８とを入力とする２入力ＡＮＤゲート３０１と、この
２入力ＡＮＤゲート３０１の出力信号３０３を制御信号
とし、信号３０５を入力とするクロックドバッファ３０
２と、このクロックドバッファ３０２の出力信号３０４
とで構成される。このライト・バッファ１０４は、前記
のリード・ライト・バッファ１０３と同様に、ＳＦＲＷ
Ｒ信号１１９と信号１１８とが共に“Ｈ”のとき、信号
３０５のレベルと信号３０４のレベルが同じになる。
尚、信号３０４は、図１のバス１１２内の１本であり、
また信号３０５は図１のバス１１４の内の１本である。
クロックドバッファ３０２で構成するバッファ機能はバ
スのビット幅だけ設けられている。
ＷＲ信号１１９とアドレスデコーダ１０２からの信号１
１８とを入力とする２入力ＡＮＤゲート３０１と、この
２入力ＡＮＤゲート３０１の出力信号３０３を制御信号
とし、信号３０５を入力とするクロックドバッファ３０
２と、このクロックドバッファ３０２の出力信号３０４
とで構成される。このライト・バッファ１０４は、前記
のリード・ライト・バッファ１０３と同様に、ＳＦＲＷ
Ｒ信号１１９と信号１１８とが共に“Ｈ”のとき、信号
３０５のレベルと信号３０４のレベルが同じになる。
尚、信号３０４は、図１のバス１１２内の１本であり、
また信号３０５は図１のバス１１４の内の１本である。
クロックドバッファ３０２で構成するバッファ機能はバ
スのビット幅だけ設けられている。
【００２４】次に、図４を用いて、図１の１チップマイ
クロコンピュータ内にあるセレクタ１０７の一回路例に
ついて説明する。
クロコンピュータ内にあるセレクタ１０７の一回路例に
ついて説明する。
【００２５】図４のセレクタ回路は、ＥＰＲＯＭ１０６
からのセレクト信号１２１を入力とするインバータ４０
１と、このインバータ４０１の出力信号４０３と、この
信号４０３と信号４０４とを入力とする２入力ＡＮＤゲ
ート４２０ａ，セレクト信号１２１と信号４０５とを入
力とする２入力ＡＮＤゲート４２０ｂ，それらの出力を
入力とする２入力ＯＲゲート４２０ｃで構成する２ＡＮ
Ｄ２ＡＮＤ２ＯＲゲート４０２と、この２ＡＮＤ２ＡＮ
Ｄ２ＯＲゲート４０２の出力信号４０６とで構成する。
からのセレクト信号１２１を入力とするインバータ４０
１と、このインバータ４０１の出力信号４０３と、この
信号４０３と信号４０４とを入力とする２入力ＡＮＤゲ
ート４２０ａ，セレクト信号１２１と信号４０５とを入
力とする２入力ＡＮＤゲート４２０ｂ，それらの出力を
入力とする２入力ＯＲゲート４２０ｃで構成する２ＡＮ
Ｄ２ＡＮＤ２ＯＲゲート４０２と、この２ＡＮＤ２ＡＮ
Ｄ２ＯＲゲート４０２の出力信号４０６とで構成する。
【００２６】今、セレクト信号１２１が“Ｈ”の時は、
信号４０５のレベルがそのまま２ＡＮＤ２ＡＮＤ２ＯＲ
ゲート４０２の出力信号４０６のレベルになる。これと
は反対に、セレクト信号１２１が“Ｌ”の時は、信号４
０４のレベルがそのまま２ＡＮＤ２ＡＮＤ２ＯＲゲート
４０２の出力信号４０６のレベルになる。つまり、セレ
クト信号１２１が“Ｈ”の場合ＥＰＲＯＭ１０６からの
信号４０５が選択され、他方、セレクト信号１２１が
“Ｌ”の場合ＳＦＲレジスタ１０５からの信号４０４が
選択される。
信号４０５のレベルがそのまま２ＡＮＤ２ＡＮＤ２ＯＲ
ゲート４０２の出力信号４０６のレベルになる。これと
は反対に、セレクト信号１２１が“Ｌ”の時は、信号４
０４のレベルがそのまま２ＡＮＤ２ＡＮＤ２ＯＲゲート
４０２の出力信号４０６のレベルになる。つまり、セレ
クト信号１２１が“Ｈ”の場合ＥＰＲＯＭ１０６からの
信号４０５が選択され、他方、セレクト信号１２１が
“Ｌ”の場合ＳＦＲレジスタ１０５からの信号４０４が
選択される。
【００２７】尚、信号４０４は、図１のＳＦＲレジスタ
１０５の出力バス１１５の内の１本、信号４０５は図１
のＥＰＲＯＭ１０６の出力バス１１６の内の１本、信号
４０６はセレクタ１０７の出力バス１１７の内の１本で
ある。また、２ＡＮＤ２ＡＮＤ２ＯＲゲート４０２で構
成したセレクト機能は、バスのビット幅だけ設けてい
る。
１０５の出力バス１１５の内の１本、信号４０５は図１
のＥＰＲＯＭ１０６の出力バス１１６の内の１本、信号
４０６はセレクタ１０７の出力バス１１７の内の１本で
ある。また、２ＡＮＤ２ＡＮＤ２ＯＲゲート４０２で構
成したセレクト機能は、バスのビット幅だけ設けてい
る。
【００２８】次に、図１を用いて本発明の１チップマイ
クロコンピュータの動作について説明する。まず、予め
ＥＰＲＯＭ１０６に所定の制御データを書き込んである
場合について考える。
クロコンピュータの動作について説明する。まず、予め
ＥＰＲＯＭ１０６に所定の制御データを書き込んである
場合について考える。
【００２９】ＥＰＲＯＭ１０６に所定の制御データが予
め書き込まれて、セレクト信号１２１が“Ｈ”になって
いる時は、セレクタ１０７は、図４の説明で述べたよう
に、ＥＰＲＯＭ１０６の出力バス１１６上のデータを選
択してバス１１７に出力する。従って、予めＥＰＲＯＭ
１０６に書き込んだ制御データが、バス１１６、セレク
タ１０７、バス１１７を介して、周辺機能ユニット１０
８に入力する。周辺機能ユニット１０８は、入力した制
御データに基づいて所定の動作を行う。
め書き込まれて、セレクト信号１２１が“Ｈ”になって
いる時は、セレクタ１０７は、図４の説明で述べたよう
に、ＥＰＲＯＭ１０６の出力バス１１６上のデータを選
択してバス１１７に出力する。従って、予めＥＰＲＯＭ
１０６に書き込んだ制御データが、バス１１６、セレク
タ１０７、バス１１７を介して、周辺機能ユニット１０
８に入力する。周辺機能ユニット１０８は、入力した制
御データに基づいて所定の動作を行う。
【００３０】次に、ＥＰＲＯＭ１０６にデータを書き込
んでいない場合について説明する。ＥＰＲＯＭ１０６に
データを予め書き込まずセレクト信号１２１が“Ｌ”の
時は、セレクタ１０７は、図４の説明で述べたように、
ＳＦＲレジスタ１０５の出力バス１１５上のデータを選
択してバス１１７に出力する。周辺機能１０８は入力す
る制御データに基づいて所定の動作を実行する。ここ
で、ＳＦＲレジスタ１０５に所定の制御データを書き込
む（イニシャライズする）のは、従来例と同様であるた
め、説明を省略する。
んでいない場合について説明する。ＥＰＲＯＭ１０６に
データを予め書き込まずセレクト信号１２１が“Ｌ”の
時は、セレクタ１０７は、図４の説明で述べたように、
ＳＦＲレジスタ１０５の出力バス１１５上のデータを選
択してバス１１７に出力する。周辺機能１０８は入力す
る制御データに基づいて所定の動作を実行する。ここ
で、ＳＦＲレジスタ１０５に所定の制御データを書き込
む（イニシャライズする）のは、従来例と同様であるた
め、説明を省略する。
【００３１】図１において、ＥＰＲＯＭ１０６の出力バ
ス１１４と、ライト・バッファ１０４及びライト・バッ
ファ１０４の出力バス１１２は、ＥＰＲＯＭ１０６に書
き込まれた制御データを外部より確認するために付加し
た回路であり、図３の説明で述べたように、アドレスデ
コーダ１０２の出力信号１１８とＳＦＲＷＲ信号１１９
とが共に“Ｈ”の時、ＥＰＲＯＭ１０６に書き込まれた
制御データをＳＦＲバス１１０に出力する。
ス１１４と、ライト・バッファ１０４及びライト・バッ
ファ１０４の出力バス１１２は、ＥＰＲＯＭ１０６に書
き込まれた制御データを外部より確認するために付加し
た回路であり、図３の説明で述べたように、アドレスデ
コーダ１０２の出力信号１１８とＳＦＲＷＲ信号１１９
とが共に“Ｈ”の時、ＥＰＲＯＭ１０６に書き込まれた
制御データをＳＦＲバス１１０に出力する。
【００３２】次に、本発明の第２の実施例について、図
５を用いて説明する。図５の１チップマイクロコンピュ
ータは、図１で説明した第１の実施例のＥＰＲＯＭ１０
６をリード・オンリー・メモリ（以下、ＲＯＭと言う）
５０１で置き換えたものであり、基本的な動作は、図１
と同様であるので説明を省略する。
５を用いて説明する。図５の１チップマイクロコンピュ
ータは、図１で説明した第１の実施例のＥＰＲＯＭ１０
６をリード・オンリー・メモリ（以下、ＲＯＭと言う）
５０１で置き換えたものであり、基本的な動作は、図１
と同様であるので説明を省略する。
【００３３】尚、本１チップマイクロコンピュータを使
用するときは、マイクロコンピュータを作成する段階
で、予め所定の制御データをＲＯＭ５０１に格納してお
けば良い。
用するときは、マイクロコンピュータを作成する段階
で、予め所定の制御データをＲＯＭ５０１に格納してお
けば良い。
【００３４】
【発明の効果】以上説明したように、本発明の１チップ
マイクロコンピュータは、内蔵する周辺機能ユニットで
実行する動作が決定している場合には、予め所定の制御
データをＥＰＲＯＭやＲＯＭ等の内蔵記憶装置に格納
し、この制御データに基づいて周辺機能ユニットの制御
を行うことができ、例えば周辺機能の１例として幾つも
の機能を有する多機能ポートについて考えると、ユーザ
が使用する機能は、本１チップマイクロコンピュータを
使用してそのある装置を設計した時に決定しているの
で、予めどの機能を選択するかについての制御データを
前述の内蔵記憶装置に格納することになり、従ってプロ
グラムで周辺機能ユニットを制御するＳＦＲレジスタへ
の制御データ書き込み（イニシャライズ）を行う必要が
無く、その分プログラム領域を実動作のために有効に使
用することができるという効果がある。
マイクロコンピュータは、内蔵する周辺機能ユニットで
実行する動作が決定している場合には、予め所定の制御
データをＥＰＲＯＭやＲＯＭ等の内蔵記憶装置に格納
し、この制御データに基づいて周辺機能ユニットの制御
を行うことができ、例えば周辺機能の１例として幾つも
の機能を有する多機能ポートについて考えると、ユーザ
が使用する機能は、本１チップマイクロコンピュータを
使用してそのある装置を設計した時に決定しているの
で、予めどの機能を選択するかについての制御データを
前述の内蔵記憶装置に格納することになり、従ってプロ
グラムで周辺機能ユニットを制御するＳＦＲレジスタへ
の制御データ書き込み（イニシャライズ）を行う必要が
無く、その分プログラム領域を実動作のために有効に使
用することができるという効果がある。
【００３５】また、本発明は、特にプログラムの最初に
記述するＳＦＲレジスタのイニシャライズが短くできる
ので、電源投入やＲＥＳＥＴ信号入力等から１チップマ
イクロコンピュータが実動作を開始するまでの反応が早
くなるという効果もある。
記述するＳＦＲレジスタのイニシャライズが短くできる
ので、電源投入やＲＥＳＥＴ信号入力等から１チップマ
イクロコンピュータが実動作を開始するまでの反応が早
くなるという効果もある。
【００３６】尚、本発明の１チップマイクロコンピュー
タでは、特にプログラムの途中でＳＦＲレジスタを書き
換えて周辺機能ユニットの動作を変更する場合は、予
め、セレクト信号を“Ｌ”にもし得るように設定してお
けば、従来例と同様の動作を行うことができる。
タでは、特にプログラムの途中でＳＦＲレジスタを書き
換えて周辺機能ユニットの動作を変更する場合は、予
め、セレクト信号を“Ｌ”にもし得るように設定してお
けば、従来例と同様の動作を行うことができる。
【００３７】本実施例では、周辺機能ユニットの制御デ
ータを格納する手段として、ＥＰＲＯＭやＲＯＭを用い
たが、不揮発性の記憶手段であって予めデータを格納で
きるものであれば何でも構わない。また、リード・ライ
ト・バッファ，ライト・バッファ，セレクタ等は所定の
動作を行うものであれば、それぞれ例示したものに限ら
れない。本実施例では周辺機能ユニットを１つ持つマイ
クロコンピュータについて説明したが、周辺機能ユニッ
トは幾つあってもかまわない。
ータを格納する手段として、ＥＰＲＯＭやＲＯＭを用い
たが、不揮発性の記憶手段であって予めデータを格納で
きるものであれば何でも構わない。また、リード・ライ
ト・バッファ，ライト・バッファ，セレクタ等は所定の
動作を行うものであれば、それぞれ例示したものに限ら
れない。本実施例では周辺機能ユニットを１つ持つマイ
クロコンピュータについて説明したが、周辺機能ユニッ
トは幾つあってもかまわない。
【図面の簡単な説明】
【図１】本発明の第１の実施例の１チップマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図２】図１の１チップマイクロコンピュータ内にある
リード・ライト・バッファの１例の回路図である。
リード・ライト・バッファの１例の回路図である。
【図３】図１の１チップマイクロコンピュータ内にある
ライト・バッファの１例の回路図である。
ライト・バッファの１例の回路図である。
【図４】図１の１チップマイクロコンピュータ内にある
セレクタの１例の回路図である。
セレクタの１例の回路図である。
【図５】本発明の第２の実施例の１チップマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図６】従来の１チップマイクロコンピュータのブロッ
ク図である。
ク図である。
１０１ 中央処理装置（ＣＰＵ） １０２ アドレスデコーダ １０３ リード・ライト・バッファ １０４ ライト・バッファ １０５ 特殊機能レジスタ（ＳＦＲレジスタ） １０６ ＥＰＲＯＭ １０７ セレクタ １０８ 周辺機能 １０９ ＣＰＵ１０１とＳＦＲバス１１０とを接続す
るバス １１０ ＳＦＲバス １１１ リード・ライト・バッファとＳＦＲバスとを
接続するバス １１２ ライト・バッファの出力バス １１３ リード・ライト・バッファとＳＦＲレジスタ
とを接続するバス １１４ ＥＰＲＯＭの出力バスでライト・バッファに
入力するバス １１５ ＳＦＲレジスタの出力バス １１６ ＥＰＲＯＭの出力バスでセレクタに入力する
バス １１７ セレクタの出力バス １１８ アドレスデコーダの出力信号 １１９ ＳＦＲＷＲ信号 １２０ ＳＦＲＲＤ信号 １２１ セレクト信号 ２０１，２０２，３０１ ２入力ＡＮＤゲート ２０３，２０４，３０２ クロックドバッファ ２０５，２０６，３０３ ２入力ＡＮＤゲートの出力
信号 ２０７，２０８，３０４，３０５ バスの内の１本 ４０１ インバータ ４０２ ２ＡＮＤ２ＡＮＤ２ＯＲゲート ４０３ インバータの出力信号 ４０４，４０５，４０６ バスの内の１本 ５０１ リード・オンリー・メモリ（ＲＯＭ）
るバス １１０ ＳＦＲバス １１１ リード・ライト・バッファとＳＦＲバスとを
接続するバス １１２ ライト・バッファの出力バス １１３ リード・ライト・バッファとＳＦＲレジスタ
とを接続するバス １１４ ＥＰＲＯＭの出力バスでライト・バッファに
入力するバス １１５ ＳＦＲレジスタの出力バス １１６ ＥＰＲＯＭの出力バスでセレクタに入力する
バス １１７ セレクタの出力バス １１８ アドレスデコーダの出力信号 １１９ ＳＦＲＷＲ信号 １２０ ＳＦＲＲＤ信号 １２１ セレクト信号 ２０１，２０２，３０１ ２入力ＡＮＤゲート ２０３，２０４，３０２ クロックドバッファ ２０５，２０６，３０３ ２入力ＡＮＤゲートの出力
信号 ２０７，２０８，３０４，３０５ バスの内の１本 ４０１ インバータ ４０２ ２ＡＮＤ２ＡＮＤ２ＯＲゲート ４０３ インバータの出力信号 ４０４，４０５，４０６ バスの内の１本 ５０１ リード・オンリー・メモリ（ＲＯＭ）
Claims (8)
- 【請求項１】 中央処理装置と、少なくとも一つ以上の
周辺機能制御手段と、少なくとも一つ以上の周辺機能ユ
ニットと、前記中央処理装置と前記周辺機能制御手段と
の間でデータの入出力を行う入出力バスを有し、前記中
央処理装置が前記入出力バスに対して出力するデータに
より前記周辺機能制御手段を制御し、前記周辺機能制御
手段は前記周辺機能ユニットを制御して所定の周辺機能
動作を実行する１チップマイクロコンピュータにおい
て、前記周辺機能制御手段は、前記周辺機能ユニットの
制御データを格納する第１の記憶手段と、前記中央処理
装置から前記入出力バスに出力するアドレスをデコード
するデコーダと、前記中央処理装置から前記入出力バス
に出力する制御データを、前記デコータの出力信号と前
記周辺機能制御手段に対する書き込みタイミング信号と
がアクティブの時取り込み、前記第１の記憶手段に対し
て書き込みを行うと共に、前記周辺機能制御手段に対す
る読み出しタイミング信号がアクティブの時、前記第１
の記憶手段より制御データを読み出す双方向バッファ
と、前記周辺ユニットが所定の周辺機能動作を実行する
のに必要な所定の制御データが特定の領域に予め格納さ
れた第２の記憶手段を含んで構成し、前記第１の記憶手
段の出力と前記第２の記憶手段の出力とを入力とし、前
記第２の記憶手段の特定の領域に格納された制御データ
に基づき、前記第１の記憶手段の出力と前記第２の記憶
手段の出力との何れか一方を選択し前記周辺機能ユニッ
トに入力するセレクタとを具備することを特徴とする１
チップマイクロコンピュータ。 - 【請求項２】 前記周辺機能制御手段は、更に、前記第
２の記憶手段に格納された所定のデータを、前記デコー
ダの出力信号と前記周辺機能制御手段に対する読み出し
タイミング信号とがアクティブの時読み出し、前記入出
力バスに対して出力する単方向バッファを具備すること
を特徴とする請求項１記載の１チップマイクロコンピュ
ータ。 - 【請求項３】 前記第２の記憶手段が不揮発性メモリで
あることを特徴とする請求項１記載の１チップマイクロ
コンピュータ。 - 【請求項４】 前記不揮発性メモリがリード・オンリー
・メモリであることを特徴とする請求項３記載の１チッ
プマイクロコンピュータ。 - 【請求項５】 前記リード・オンリー・メモリが紫外線
消去可能なＥＰＲＯＭであることを特徴とする請求項４
記載の１チップマイクロコンピュータ。 - 【請求項６】 前記双方向バッファは、前記デコーダの
出力信号と前記周辺機能制御手段に対する書き込みタイ
ミング信号とを入力とする第１のＡＮＤゲートと、前記
デコーダの出力信号と前記周辺機能制御手段に対する読
み出しタイミング信号を入力とする第２のＡＮＤゲート
と、前記第１の記憶手段の出力が入力端子に、出力端子
が前記入出力バスに接続されると共に、前記第１のＡＮ
Ｄゲートの出力をその制御端子に入力する第１のクロッ
クドバッファと、前記入出力バスが入力端子に、出力端
子が第１の記憶手段の入力に接続されると共に、前記第
２のＡＮＤゲートの出力をその制御端子に入力する第２
のクロックドバッファとで構成されることを特徴とする
請求項１記載の１チップマイクロコンピュータ。 - 【請求項７】 前記セレクタは、前記第２の記憶手段か
らのセレクト信号が入力されるインバータと、前記第１
の記憶手段の出力と前記インバータの出力とを入力とし
て受ける第１のＡＮＤゲートと、前記セレクト信号と前
記第２の記憶手段からの出力とを入力として受ける第２
のＡＮＤゲートと、前記第１及び第２のＡＮＤゲートの
各出力を入力として受け、その出力が前記周辺機能ユニ
ットに入力されるＯＲゲートとで構成されることを特徴
とする請求項１記載の１チップマイクロコンピュータ。 - 【請求項８】 前記単方向バッファは、前記周辺機能制
御手段に対する読み出しタイミング信号と前記デコーダ
の出力信号を入力とするＡＮＤゲートと、入力端子が前
記第２の記憶手段に、出力端子が前記入出力バスに接続
されると共に、前記ＡＮＤゲートの出力をその制御端子
に入力するクロックドバッファとで構成されることを特
徴とする請求項２記載の１チップマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021654A JPH07122872B2 (ja) | 1992-01-22 | 1993-01-18 | １チップマイクロコンピュータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-8891 | 1992-01-22 | ||
| JP889192 | 1992-01-22 | ||
| JP5021654A JPH07122872B2 (ja) | 1992-01-22 | 1993-01-18 | １チップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676086A JPH0676086A (ja) | 1994-03-18 |
| JPH07122872B2 true JPH07122872B2 (ja) | 1995-12-25 |
Family
ID=26343506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021654A Expired - Fee Related JPH07122872B2 (ja) | 1992-01-22 | 1993-01-18 | １チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122872B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123658U (ja) * | 1989-03-16 | 1990-10-11 |
-
1993
- 1993-01-18 JP JP5021654A patent/JPH07122872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0676086A (ja) | 1994-03-18 |
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