JPH07119537A - 制御装置 - Google Patents

制御装置

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JPH07119537A
JPH07119537A JP5264558A JP26455893A JPH07119537A JP H07119537 A JPH07119537 A JP H07119537A JP 5264558 A JP5264558 A JP 5264558A JP 26455893 A JP26455893 A JP 26455893A JP H07119537 A JPH07119537 A JP H07119537A
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JP
Japan
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cpu
monitoring circuit
control device
signal
action
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JP5264558A
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Kunihito Nakazuru
州人 中▲鶴▼
Shoji Sasaki
昭二 佐々木
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】本発明の目的は、フラッシュＲＯＭに対し外部
からのデータの消去及び書き込みを可能にすることにあ
る。 【構成】監視回路の動作を外部機器から一時的に停止さ
せ、ＣＰＵに再起動がかからないようにする。 【効果】上記構成により、フラッシュＲＯＭに対し外部
からのデータの消去及び書き込みが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、制御装置に係り、特に
外部からのデータの消去及び書き込みが可能な不揮発性
メモリー（フラッシュＲＯＭ）の使用に関する。
【０００２】
【従来の技術】従来、制御装置にフラッシュＲＯＭを使
用する場合、ＣＰＵの動作を監視する監視回路がある
と、外部からのデータの消去及び書き込み中にはＣＰＵ
の動作を示すモニター信号がＣＰＵから出力されず監視
回路が動作し、ＣＰＵに再起動がかかるためデータの消
去及び書き込みが出来ない問題があった。
【０００３】
【発明が解決しようとする課題】上記従来技術ではフラ
ッシュＲＯＭを備えても、外部からのデータの消去及び
書き込みが出来ずフラッシュＲＯＭを有効に使用できな
い問題があった。
【０００４】本発明の目的は、フラッシュＲＯＭに対し
外部からのデータの消去及び書き込みを可能にすること
にある。
【０００５】
【課題を解決するための手段】監視回路の動作を外部機
器から一時的に停止させ、ＣＰＵに再起動がかからない
ようにすることで、フラッシュＲＯＭに対し外部からの
データの消去及び書き込みを可能にすることが出来る。
【０００６】
【作用】上記構成により、フラッシュＲＯＭに対し外部
からのデータの消去及び書き込みが可能となる。
【０００７】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。
【０００８】図１は本発明の構成を示すブロック図であ
る。１はエンジン制御装置。２は上記エンジン制御装置
１によって制御されるエンジン。上記エンジン２には図
示してないが運転状態を示す様々なセンサがとりつけら
れており、上記センサからの信号がエンジン制御装置１
に入力される。エンジン制御装置１は上記センサからの
信号を波形処理する入力処理回路４と、このセンサ信号
を入力しエンジン２の最適運転状態を演算するＣＰＵ３
と、上記演算された結果を制御信号として受け、図示し
ていないがエンジン２に取り付けられている燃料噴射装
置や点火装置などのアクチュエータを駆動する出力回路
５から構成されている。上記ＣＰＵ３には制御用プログ
ラムに従い動作するＭＰＵ７と、このＭＰＵ７を動作さ
せるプログラムを格納するＲＯＭ８と、ＭＰＵ７の演算
結果を格納するＲＡＭ９と、前記入力処理回路４からの
信号を受け、また、出力回路５に制御信号を出力するＩ
／Ｏ６と、外部機器とのデータ通信用の通信回路１０が
内蔵されている。上記エンジン制御装置１は外部機器で
あるメモリ書換機１１と電気的に接続可能であり、ＣＰ
Ｕ３内の通信回路１０に接続される。ここで、上記ＲＯ
Ｍ８は特別な条件下で内容の消去及び書き込みが出来る
フラッシュＲＯＭである。１２はＣＰＵ３の動作を監視
する監視回路である。ＣＰＵ３の動作をモニター信号２
１で監視しており、モニター信号２１はメモリ書換機１
１からのモニター信号２１ａとCPU3からのモニター信号
２１ｂのＥＯＲで構成されている。監視回路１２は、モ
ニター信号２１が無くなると、ＣＰＵ３の異常と判定し
再起動信号２２によりＣＰＵ３に再起動をかける。
【０００９】図２は信号のタイミングを示すチャート図
である。時間３０で電源がＯＮされるとＣＰＵ３が動作
してモニター信号２１ｂが出力され、ＥＯＲを介してモ
ニター信号２１が監視回路１２に入力される。時間３１
で外部機器１１からフラッシュＲＯＭ８へデータの消去
及び書き込みが始まると、ＣＰＵ３の動作が停止してモ
ニター信号２１ｂの出力が停止する。同時に、外部機器
１１からのモニター信号２１ａが出力され、ＥＯＲを介
してモニター信号２１が監視回路１２に入力される。時
間３２で外部機器１１からフラッシュＲＯＭ８へデータ
の消去及び書き込みが終わると、再びＣＰＵ３が動作し
てモニター信号２１ｂが出力され、EORを介してモニタ
ー信号２１が監視回路１２に入力される。以上の動作
で、監視回路１２からの再起動信号２２によりＣＰＵ３
に再起動をかけることなく、フラッシュＲＯＭ８へ外部
からデータの消去及び書き込みを行うことが出来る。
【００１０】
【発明の効果】本発明によれば、フラッシュＲＯＭ８に
対し外部からのデータの消去及び書き込みが可能とな
る。
【図面の簡単な説明】
【図１】本発明の構成を示すブロック図である。
【図２】信号のタイミングを示すチャート図である。
【符号の説明】
１…制御装置、２…エンジン、３…ＣＰＵ、４…入力処
理回路、５…出力回路、６…Ｉ／Ｏ、７…ＭＰＵ、８…
フラッシュＲＯＭ、９…ＲＡＭ、１０…通信回路、１１
…メモリ書換機、１２…監視回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】外部からのデータの消去及び書き込みが可
    能な不揮発性メモリーを有し、この不揮発性メモリーに
    は制御用プログラム，データが記憶されており、また、
    CPUの動作を監視しＣＰＵの動作に問題がある場合には
    ＣＰＵに再起動をかける監視回路を備えた制御装置にお
    いて、外部からのデータの消去及び書き込み時に監視回
    路の動作を外部機器から一時的に停止させることを特徴
    とする制御装置。
JP5264558A 1993-10-22 1993-10-22 制御装置 Expired - Lifetime JP2891063B2 (ja)

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JPH07119537A true JPH07119537A (ja) 1995-05-09
JP2891063B2 JP2891063B2 (ja) 1999-05-17

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Cited By (4)

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