JPH07118659B2 - 量子化器 - Google Patents
量子化器Info
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- JPH07118659B2 JPH07118659B2 JP24170788A JP24170788A JPH07118659B2 JP H07118659 B2 JPH07118659 B2 JP H07118659B2 JP 24170788 A JP24170788 A JP 24170788A JP 24170788 A JP24170788 A JP 24170788A JP H07118659 B2 JPH07118659 B2 JP H07118659B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２の補数で負数を表現するシリアルデータを
入力とし、出力に所定の量子化値を与えて量子化器に関
するものである。
入力とし、出力に所定の量子化値を与えて量子化器に関
するものである。
［従来の技術］ 従来より、画像信号の統計的性質を利用してデータ量を
圧縮する画像符号化方式として、外挿予測サイン変換符
号化法（山根、森川、浜田：“２次元外挿予測−離散サ
イン変換による画像の高能率符号化法",第９図情報論理
とその応用シンポジウム予稿集、昭和61年）が知られて
いる。
圧縮する画像符号化方式として、外挿予測サイン変換符
号化法（山根、森川、浜田：“２次元外挿予測−離散サ
イン変換による画像の高能率符号化法",第９図情報論理
とその応用シンポジウム予稿集、昭和61年）が知られて
いる。
この方式では、原画像をブロックに分割し、各ブロック
内の画素の濃淡レベルを成分とする画素信号列と外挿予
測を施した予測信号列との誤差を予測誤差列とし、予測
誤素列に離散サイン変換を施すのであって、離散サイン
変換後の変換係数列の各要素が所定のしきい値よりも大
きいときには有意係数、そのしきい値よりも小さいとき
には無意係数とし、無意係数は０に丸める処理を施して
いる。したがって、原画像内に濃淡値の変化が緩やかな
領域が存在すると、この領域で予測誤差列の各成分の値
が小さくなり、変換係数列の成分がすべて無意係数であ
る無意ブロックが発生する。無意ブロックは、予測信号
列と再生画像の画素信号例とが一致するから、無意ブロ
ックが連続して発生すると、外挿的に予測した値を使っ
て、さらに外挿的に予測することになり、予測誤差が次
第に蓄積され再生画像の濃淡レベルが原画像から次第に
ずれていくことになる。予測誤差が上記所定値を越える
と、有意係数を含む有意ブロックとなるから、ここで再
生画像の濃淡レベルは原画像に近付くことになるが、有
意ブロックが発生した時点で濃淡レベルが急激に変化す
ることになるから、この変化が目に見える歪みとして現
れることになる。
内の画素の濃淡レベルを成分とする画素信号列と外挿予
測を施した予測信号列との誤差を予測誤差列とし、予測
誤素列に離散サイン変換を施すのであって、離散サイン
変換後の変換係数列の各要素が所定のしきい値よりも大
きいときには有意係数、そのしきい値よりも小さいとき
には無意係数とし、無意係数は０に丸める処理を施して
いる。したがって、原画像内に濃淡値の変化が緩やかな
領域が存在すると、この領域で予測誤差列の各成分の値
が小さくなり、変換係数列の成分がすべて無意係数であ
る無意ブロックが発生する。無意ブロックは、予測信号
列と再生画像の画素信号例とが一致するから、無意ブロ
ックが連続して発生すると、外挿的に予測した値を使っ
て、さらに外挿的に予測することになり、予測誤差が次
第に蓄積され再生画像の濃淡レベルが原画像から次第に
ずれていくことになる。予測誤差が上記所定値を越える
と、有意係数を含む有意ブロックとなるから、ここで再
生画像の濃淡レベルは原画像に近付くことになるが、有
意ブロックが発生した時点で濃淡レベルが急激に変化す
ることになるから、この変化が目に見える歪みとして現
れることになる。
そこで、本発明者らは、このような現象を抑制するため
に、原画像内に濃淡レベルの変化が緩やかな領域が存在
しても無意ブロックが連続しないように、無意係数と有
意係数との判別をするしきい値を、高周波成分における
しきい値よりも低周波成分におけるしきい値のほうが小
さくなるように設定することを先に提案した。
に、原画像内に濃淡レベルの変化が緩やかな領域が存在
しても無意ブロックが連続しないように、無意係数と有
意係数との判別をするしきい値を、高周波成分における
しきい値よりも低周波成分におけるしきい値のほうが小
さくなるように設定することを先に提案した。
その場合、有意係数を量子化するための量子化係数を、
第４図に示すような関数に設定することが考えられる。
これは、直交変換（離散サイン変換等）を施した後の低
周波成分のしきい値を、他の成分の半分の値に設定した
ものであり、入力値をＩ、符号関数をsgn（ｘ）＝｛１
（ｘ≧０のとき）、−１（ｘ＜０のとき）｝とすると、
量子化結果Ｑは、次式のようになる。ここにおいて、Ｔ
はしきい値である。
第４図に示すような関数に設定することが考えられる。
これは、直交変換（離散サイン変換等）を施した後の低
周波成分のしきい値を、他の成分の半分の値に設定した
ものであり、入力値をＩ、符号関数をsgn（ｘ）＝｛１
（ｘ≧０のとき）、−１（ｘ＜０のとき）｝とすると、
量子化結果Ｑは、次式のようになる。ここにおいて、Ｔ
はしきい値である。
この量子化関数を実現したのが、第３図に示す従来構成
である。第３図において、入力Ｉは量子化すべきデータ
であり、２の補数で負数を表現するデータが、ビット単
位で最下位ビットから順に入力される。上式で示したよ
うに、入力Ｉは絶対値を求める必要があるから、絶対値
演算手段１で絶対値が求められる。すなわち、入力Ｉ
は、シフトレジスタ２を通して、シリアル−パラレル変
換され、補数演算部３により２の補数が求められる。シ
フトレジスタ２の出力と補数演算部３との出力はスイッ
チ部４により選択される。スイッチ部４は、データの最
上位ビット（MSB）に対応するMSB信号により切り換えら
れる。すなわち、入力Ｉは、２の補数で負数を表現して
いるから、MSBが符号を表すのであり、MSBが０で正数を
示していればシフトレジスタ２の出力をそのまま絶対値
演算手段１の出力とし、MSBが１で負数を示していれば
補数演算部３で演算された入力データの２の補数を絶対
値演算手段１の出力とするのである。以上のようにし
て、絶対値演算手段１からは、入力データの絶対値がパ
ラレル信号として出力される。
である。第３図において、入力Ｉは量子化すべきデータ
であり、２の補数で負数を表現するデータが、ビット単
位で最下位ビットから順に入力される。上式で示したよ
うに、入力Ｉは絶対値を求める必要があるから、絶対値
演算手段１で絶対値が求められる。すなわち、入力Ｉ
は、シフトレジスタ２を通して、シリアル−パラレル変
換され、補数演算部３により２の補数が求められる。シ
フトレジスタ２の出力と補数演算部３との出力はスイッ
チ部４により選択される。スイッチ部４は、データの最
上位ビット（MSB）に対応するMSB信号により切り換えら
れる。すなわち、入力Ｉは、２の補数で負数を表現して
いるから、MSBが符号を表すのであり、MSBが０で正数を
示していればシフトレジスタ２の出力をそのまま絶対値
演算手段１の出力とし、MSBが１で負数を示していれば
補数演算部３で演算された入力データの２の補数を絶対
値演算手段１の出力とするのである。以上のようにし
て、絶対値演算手段１からは、入力データの絶対値がパ
ラレル信号として出力される。
次に除算手段５において、しきい値Ｔによる除算が行わ
れる。ここでの除算は1/Tの乗算により演算される。す
なわち、ラッチ６は1/Tという値を乗算器７に入力する
のであり、乗算器７では|I|に1/Tを乗算する。
れる。ここでの除算は1/Tの乗算により演算される。す
なわち、ラッチ６は1/Tという値を乗算器７に入力する
のであり、乗算器７では|I|に1/Tを乗算する。
除算手段５の出力は、量子化関数選択手段８に入力さ
れ、入力Ｉが低周波成分か高周波成分かに応じて、除算
手段５の出力に0.5加えるか０を加えるかの選択がなさ
れる。すなわち、ラッチ９には0.5が入力され、ラッチ1
0には０が入力されており、外部から与えられる低周波
成分検出信号によりスイッチ部12が切り換えられる。こ
うして、いずれか一方のラッチ9,10の値が、加算器12に
より除算手段５の出力に加算される。ここに、スイッチ
部12は、低周波検出信号が入力されたときに、ラッチ９
を選択するように設定されている。
れ、入力Ｉが低周波成分か高周波成分かに応じて、除算
手段５の出力に0.5加えるか０を加えるかの選択がなさ
れる。すなわち、ラッチ９には0.5が入力され、ラッチ1
0には０が入力されており、外部から与えられる低周波
成分検出信号によりスイッチ部12が切り換えられる。こ
うして、いずれか一方のラッチ9,10の値が、加算器12に
より除算手段５の出力に加算される。ここに、スイッチ
部12は、低周波検出信号が入力されたときに、ラッチ９
を選択するように設定されている。
こうして得られた出力は、切り捨て部13を通して必要桁
数以外が切り捨てられる。切り捨て部13の出力は、２の
補数を求める補数演算部14に入力される。最後に、MSB
信号により切り換えられるスイッチ部14により、切り捨
て部13の出力と補数演算部14との出力が選択され、量子
化結果Ｑが得られるのである。ここに、スイッチ部15
は、入力ＩのMSBが０のとき切り捨て部13の出力を選択
し、入力ＩのMSBが１のとき補数演算部14の出力を選択
するように設定されている。
数以外が切り捨てられる。切り捨て部13の出力は、２の
補数を求める補数演算部14に入力される。最後に、MSB
信号により切り換えられるスイッチ部14により、切り捨
て部13の出力と補数演算部14との出力が選択され、量子
化結果Ｑが得られるのである。ここに、スイッチ部15
は、入力ＩのMSBが０のとき切り捨て部13の出力を選択
し、入力ＩのMSBが１のとき補数演算部14の出力を選択
するように設定されている。
［発明が解決しようとする課題］ 上述したような構成で量子化結果Ｑを得ることができる
わけであるが、内部処理が入力と同じビッチ数でパラレ
ル処理されるから、２の補数を求める補数演算部３、乗
算器７、加算器12などの演算ではゲート数が大きくな
り、ハードウェアの規模が大きくなるという問題があ
る。
わけであるが、内部処理が入力と同じビッチ数でパラレ
ル処理されるから、２の補数を求める補数演算部３、乗
算器７、加算器12などの演算ではゲート数が大きくな
り、ハードウェアの規模が大きくなるという問題があ
る。
本発明は上記問題点を解決することを目的とするもので
あり、内部処理に要するビット数を入力のビット数より
も削減することにより、ゲート数を削減し、もってハー
ドウェアの規模を縮小した量子化器を提供しようとする
ものである。
あり、内部処理に要するビット数を入力のビット数より
も削減することにより、ゲート数を削減し、もってハー
ドウェアの規模を縮小した量子化器を提供しようとする
ものである。
［課題を解決するための手段］ 本発明では、上記目的を達成するために、２の補数でを
表現するシリアルデータを入力とし所定値と乗算してパ
ラレルデータの出力値を得る累積加算手段と、累積加算
手段の最上位ビットを量子化結果の符号とし入力が負数
のときに上記累積加算部の出力値のうちの最上位ビット
を除く各ビットの１と０とを反転させて出力値を量子化
結果とするビット反転手段とを具備しているのである。
表現するシリアルデータを入力とし所定値と乗算してパ
ラレルデータの出力値を得る累積加算手段と、累積加算
手段の最上位ビットを量子化結果の符号とし入力が負数
のときに上記累積加算部の出力値のうちの最上位ビット
を除く各ビットの１と０とを反転させて出力値を量子化
結果とするビット反転手段とを具備しているのである。
［作用］ 上記構成によれば、シリアルデータの入力の所定値の乗
算を累積加算手段により行うから、乗算を行う乗数のビ
ット数が入力よりも小さければ、内部処理のビット数を
入力のビット数よりも少なくすることができるのであ
り、結果的にハードウェアの規模が縮小できるのであ
る。
算を累積加算手段により行うから、乗算を行う乗数のビ
ット数が入力よりも小さければ、内部処理のビット数を
入力のビット数よりも少なくすることができるのであ
り、結果的にハードウェアの規模が縮小できるのであ
る。
［実施例］ 本発明では、第１図に示すように、入力Ｉは累積加算手
段20に入力される。累積加算手段20では、シリアルデー
タとしての入力Ｉに、上述したしきい値Ｔの逆数1/Tを
乗算し、その結果をシリアルデータとして出力する。す
なわち、入力Ｉはクロック信号CLKに同期して最下位ビ
ットから順に、スイッチ部22の制御信号として入力され
る。スイッチ部22では、しきい値Ｔの逆数1/Tが格納さ
れたラッチ21と、０との選択がなされ、入力されたビッ
トが０ならば０を選択し、入力されたビットが１ならば
ラッチ21を選択する。したがって、スチッチ部22の出力
は、入力ＩがＩならば1/T、０ならば０になり、シリア
ルデータに所定値（1/T）を乗算したことになる。ここ
で、入力Ｉのビット数に比較して、ラッチ21のビット数
は小さく設定される。スイッチ部22の出力はビット反転
部23に入力され、全ビットが反転される。スイッチ部24
では、入力Ｉの最上位ビット（MBS）に対応したMSB信号
により、スイッチ部22の出力とビット反転回路23の出力
との選択をする。MSB信号は、入力ＩがMSBでしかも１で
あるときにのみ１となり、それ以外のときは０となる信
号であって、MSB信号が１であるときのみ、スイッチ部2
4ではビット反転回路23の出力を選択する。スイッチ部2
4の出力は、全加算器25に入力され、スイッチ部24の出
力とラッチ26の出力を１ビット右シフトさせた値との和
が求められる。全加算器25には、キャリー入力として上
記MSB信号が入力されている。しかるに、入力Ｉの最初
の信号である最下位ビット（LSB）が入力される前に、
まずラッチ26の内容をクリアするクリア信号CLRがラッ
チ26に入力され、ラッチ26の出力が０になる。次に、入
力Ｉがあり、LSBが１とのときにはしきい値Ｔの逆数1/T
が全加算器25に入力され、LSBが０であると０が全加算
器25に入力される。LSBが入力された時点では、ラッチ2
6の出力は０であるから、全加算器25の出力は1/Tまたは
０であり、この値がクロック信号CLKに同期してラッチ2
6に格納される。次に、下から第２位の入力がなされる
と、LSBと同様に全加算器25での加算がなされる。ここ
に、ラッチ26の出力は１ビット右シフトして加算される
から、ラッチ26の出力値Ｄに対して、全加算器25に対す
るラッチ26からの入力はD/2となる。以上の動作をMSBの
１つ前の入力まで繰り返すのである。
段20に入力される。累積加算手段20では、シリアルデー
タとしての入力Ｉに、上述したしきい値Ｔの逆数1/Tを
乗算し、その結果をシリアルデータとして出力する。す
なわち、入力Ｉはクロック信号CLKに同期して最下位ビ
ットから順に、スイッチ部22の制御信号として入力され
る。スイッチ部22では、しきい値Ｔの逆数1/Tが格納さ
れたラッチ21と、０との選択がなされ、入力されたビッ
トが０ならば０を選択し、入力されたビットが１ならば
ラッチ21を選択する。したがって、スチッチ部22の出力
は、入力ＩがＩならば1/T、０ならば０になり、シリア
ルデータに所定値（1/T）を乗算したことになる。ここ
で、入力Ｉのビット数に比較して、ラッチ21のビット数
は小さく設定される。スイッチ部22の出力はビット反転
部23に入力され、全ビットが反転される。スイッチ部24
では、入力Ｉの最上位ビット（MBS）に対応したMSB信号
により、スイッチ部22の出力とビット反転回路23の出力
との選択をする。MSB信号は、入力ＩがMSBでしかも１で
あるときにのみ１となり、それ以外のときは０となる信
号であって、MSB信号が１であるときのみ、スイッチ部2
4ではビット反転回路23の出力を選択する。スイッチ部2
4の出力は、全加算器25に入力され、スイッチ部24の出
力とラッチ26の出力を１ビット右シフトさせた値との和
が求められる。全加算器25には、キャリー入力として上
記MSB信号が入力されている。しかるに、入力Ｉの最初
の信号である最下位ビット（LSB）が入力される前に、
まずラッチ26の内容をクリアするクリア信号CLRがラッ
チ26に入力され、ラッチ26の出力が０になる。次に、入
力Ｉがあり、LSBが１とのときにはしきい値Ｔの逆数1/T
が全加算器25に入力され、LSBが０であると０が全加算
器25に入力される。LSBが入力された時点では、ラッチ2
6の出力は０であるから、全加算器25の出力は1/Tまたは
０であり、この値がクロック信号CLKに同期してラッチ2
6に格納される。次に、下から第２位の入力がなされる
と、LSBと同様に全加算器25での加算がなされる。ここ
に、ラッチ26の出力は１ビット右シフトして加算される
から、ラッチ26の出力値Ｄに対して、全加算器25に対す
るラッチ26からの入力はD/2となる。以上の動作をMSBの
１つ前の入力まで繰り返すのである。
以上の結果、入力Ｉのビット数がＭ、ラッチ21のビット
数がＮ、入力Ｉの最下位からｉ番目の入力をb1（最下位
はｉ＝０とする）、入力Ｉの最下位からｉ番目の入力が
全加算器25で加算された後のラッチ26の出力をD1とする
と、ラッチ26の出力は次のようになる。
数がＮ、入力Ｉの最下位からｉ番目の入力をb1（最下位
はｉ＝０とする）、入力Ｉの最下位からｉ番目の入力が
全加算器25で加算された後のラッチ26の出力をD1とする
と、ラッチ26の出力は次のようになる。
Di＝bi/T＋Di-1/2（ｉ＝1,2,…,M−１） D0＝０ また、入力ＩがMSBであって、MSB信号が１あるとすれ
ば、全加算器25に対する入力は、−1/T−１とDM-1/2と
になるから、 DM＝−bM/T＋DM-1/2 となる。したがって、この漸化式を解くと、 となる。ここち、｛｝内は、負数を２の補数として表現
した場合の入力Ｉそのものであるから、 DM＝（1/2M-1）（I/T） となる。すなわち、入力Ｉの全ビットが入力された段階
では、ラッチ26の出力はI/Tを2M-1で割った値になる。
つまり、ラッチ26は入力Ｉに（1/2M-1T）を乗算した値
をＮビットのパラレルデータとして出力するのである。
ば、全加算器25に対する入力は、−1/T−１とDM-1/2と
になるから、 DM＝−bM/T＋DM-1/2 となる。したがって、この漸化式を解くと、 となる。ここち、｛｝内は、負数を２の補数として表現
した場合の入力Ｉそのものであるから、 DM＝（1/2M-1）（I/T） となる。すなわち、入力Ｉの全ビットが入力された段階
では、ラッチ26の出力はI/Tを2M-1で割った値になる。
つまり、ラッチ26は入力Ｉに（1/2M-1T）を乗算した値
をＮビットのパラレルデータとして出力するのである。
累積加算手段20の出力は絶対値演算部30に入力され、ラ
ッチ26の出力は、ビット反転手段29に入力される。ビッ
ト反転手段29は、ビット反転部27と、スイッチ部28とを
備え、累積加算手段20の出力はビット反転部27に入力さ
れて、各ビットの１と０とが反転される。また、スイッ
チ部28では、累積加算手段20の出力とビット反転部27の
出力といずれか一方が選択される。スイッチ部28は、MS
B信号により切り換えられるのであって、累積加算手段2
0の出力の絶対値が求めらる。つまり、MSB信号は入力Ｉ
の符号を示すから、MSB信号が０で入力Ｉが正数または
０であれば、累積加算手段20の出力をそのまま出力し、
MSB信号が１で負数であれば累積加算手段20の出力の１
の補数をとって出力するのである。ただし、ラッチ26の
出力のうちMSBは量子化結果Ｑの符号としてそのまま出
力される。ここに、ビット反転部27で１の補数をとって
いるのは、次の理由による。すなわち、２の補数で負数
を表現するときには、全ビット反転させて１を加算する
のであるが、累積加算手段20の出力結果が、上述のよう
に、I/Tを2M-1で除算したものとなっているから、１を
加算しなくても高々1/2M-1の誤差しかなく、Ｍがある程
度大きく値であれば無視できるからである。
ッチ26の出力は、ビット反転手段29に入力される。ビッ
ト反転手段29は、ビット反転部27と、スイッチ部28とを
備え、累積加算手段20の出力はビット反転部27に入力さ
れて、各ビットの１と０とが反転される。また、スイッ
チ部28では、累積加算手段20の出力とビット反転部27の
出力といずれか一方が選択される。スイッチ部28は、MS
B信号により切り換えられるのであって、累積加算手段2
0の出力の絶対値が求めらる。つまり、MSB信号は入力Ｉ
の符号を示すから、MSB信号が０で入力Ｉが正数または
０であれば、累積加算手段20の出力をそのまま出力し、
MSB信号が１で負数であれば累積加算手段20の出力の１
の補数をとって出力するのである。ただし、ラッチ26の
出力のうちMSBは量子化結果Ｑの符号としてそのまま出
力される。ここに、ビット反転部27で１の補数をとって
いるのは、次の理由による。すなわち、２の補数で負数
を表現するときには、全ビット反転させて１を加算する
のであるが、累積加算手段20の出力結果が、上述のよう
に、I/Tを2M-1で除算したものとなっているから、１を
加算しなくても高々1/2M-1の誤差しかなく、Ｍがある程
度大きく値であれば無視できるからである。
最後に、オフセット加算手段30の加算器31により低周波
成分検出信号の有無に応じてビット反転手段29の出力に
オフセット値が加算される。オフセット値は、スイッチ
部32で選択され、入力Ｉが低周波成分の場合にはたとえ
ば0.5、高周波成分の場合には０が加算される。こうし
て得られた加算器31の出力値は量子化結果Ｑの絶対値と
して出力されるのである。
成分検出信号の有無に応じてビット反転手段29の出力に
オフセット値が加算される。オフセット値は、スイッチ
部32で選択され、入力Ｉが低周波成分の場合にはたとえ
ば0.5、高周波成分の場合には０が加算される。こうし
て得られた加算器31の出力値は量子化結果Ｑの絶対値と
して出力されるのである。
以上の処理により、オフセット値が0.5であれとすれ
ば、 という量子化結果Ｑの絶対値が得られ、これに最上位ビ
ットとして符号を付けることにより、量子化結果Ｑが得
られる。この量子化結果Ｑは、従来の技術の項で説明し
た量子化関数のＭ−１ビットを切り捨てた結果と同じに
なる。ただし、ビット反転部27の処理により、負数に対
しては近似処理になっているから、最終的な量子化結果
Ｑは、第２図に示すように、第４図とは若干異なったも
のになる。
ば、 という量子化結果Ｑの絶対値が得られ、これに最上位ビ
ットとして符号を付けることにより、量子化結果Ｑが得
られる。この量子化結果Ｑは、従来の技術の項で説明し
た量子化関数のＭ−１ビットを切り捨てた結果と同じに
なる。ただし、ビット反転部27の処理により、負数に対
しては近似処理になっているから、最終的な量子化結果
Ｑは、第２図に示すように、第４図とは若干異なったも
のになる。
以上のように量子化関数を従来とは異なるように設定し
ているので、ゲート数が多いパラレル乗算器、パラレル
補数演算回路を、累積加算手段20とビット反転手段29と
に置き換えることができ、ゲート数が減少するのであ
る。すなわち、ラッチ21に入力されている値は、しきい
値Ｔの逆数であって、しきい値Ｔは入力Ｉに比較してビ
ット数が十分に少なくなるように設定できるから、結果
的に内部処理のビット数を小さくすることができるわけ
である。
ているので、ゲート数が多いパラレル乗算器、パラレル
補数演算回路を、累積加算手段20とビット反転手段29と
に置き換えることができ、ゲート数が減少するのであ
る。すなわち、ラッチ21に入力されている値は、しきい
値Ｔの逆数であって、しきい値Ｔは入力Ｉに比較してビ
ット数が十分に少なくなるように設定できるから、結果
的に内部処理のビット数を小さくすることができるわけ
である。
［発明の効果］ 本発明は上述のように、２の補数で負数を表現するシリ
アルデータを入力とし所定値と乗算してパラレルデータ
の出力値を得る累積加算手段と、累積加算手段の最上位
ビットを量子化結果の符号とし入力が負数のときに上記
累積加算部の出力値のうちの最上位ビットを除く各ビッ
トの１と０とを反転させて出力値を量子化結果とするビ
ット反転手段とを具備しているものであり、シリアルデ
ータの入力の所定値との乗算を累積加算手段により行う
から、乗算を行う乗数のビット数を入力のビット数より
も小さく設定しておけば、内部処理のビット数を入力の
ビット数よりも少なくすることができるのであり、結果
的にハードウェアの規模が縮小できるという利点を有す
る。
アルデータを入力とし所定値と乗算してパラレルデータ
の出力値を得る累積加算手段と、累積加算手段の最上位
ビットを量子化結果の符号とし入力が負数のときに上記
累積加算部の出力値のうちの最上位ビットを除く各ビッ
トの１と０とを反転させて出力値を量子化結果とするビ
ット反転手段とを具備しているものであり、シリアルデ
ータの入力の所定値との乗算を累積加算手段により行う
から、乗算を行う乗数のビット数を入力のビット数より
も小さく設定しておけば、内部処理のビット数を入力の
ビット数よりも少なくすることができるのであり、結果
的にハードウェアの規模が縮小できるという利点を有す
る。
第１図は本発明の実施例を示すブロック図、第２図
（ａ）（ｂ）はそれぞれ同上による低周波成分の量子化
関係と高周波成分の量子化関数を示す動作説明図、第３
図は従来例を示すブロック図、第４図（ａ）（ｂ）はそ
れぞれ同上による低周波成分の量子化関数と高周波成分
の量子化関数を示す動作説明図である。 20……累積加算手段、29……ビット反転手段、30……オ
フセット加算手段。
（ａ）（ｂ）はそれぞれ同上による低周波成分の量子化
関係と高周波成分の量子化関数を示す動作説明図、第３
図は従来例を示すブロック図、第４図（ａ）（ｂ）はそ
れぞれ同上による低周波成分の量子化関数と高周波成分
の量子化関数を示す動作説明図である。 20……累積加算手段、29……ビット反転手段、30……オ
フセット加算手段。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30
Claims (1)
- 【請求項１】２の補数で負数を表現するシリアルデータ
を入力とし所定値と乗算してパラレルデータの出力値を
得る累積加算手段と、累積加算手段の最上位ビットを量
子化結果の符号とし入力が負数のときに上記累積加算部
の出力値のうちの最上位ビットを除く各ビットの１と０
とを反転させて出力値を量子化結果とするビット反転手
段とを具備して成ることを特徴とする量子化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24170788A JPH07118659B2 (ja) | 1988-09-27 | 1988-09-27 | 量子化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24170788A JPH07118659B2 (ja) | 1988-09-27 | 1988-09-27 | 量子化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289423A JPH0289423A (ja) | 1990-03-29 |
| JPH07118659B2 true JPH07118659B2 (ja) | 1995-12-18 |
Family
ID=17078336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24170788A Expired - Lifetime JPH07118659B2 (ja) | 1988-09-27 | 1988-09-27 | 量子化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118659B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403729B1 (ko) | 2002-01-26 | 2003-10-30 | 삼성전자주식회사 | 쐐기를 이용한 홀더 및 홀더 베이스 |
-
1988
- 1988-09-27 JP JP24170788A patent/JPH07118659B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289423A (ja) | 1990-03-29 |
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