JP2560987B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像のデータ量の圧縮
を行う画像処理装置に関し、特に高速処理に向いた差分
パルス符号モジュレーション回路を備えた画像処理装置
に関する。

【０００２】

【従来の技術】画像はデータ量が非常に多いため、画像
データを圧縮して伝送あるいは蓄積記録し、受信あるい
は再生側では圧縮されたデータを伸長するという処理が
行なわれる。このような圧縮／伸長は符号化／復号化と
も呼ばれ、例えばカラー静止画符号化国際標準方式
（「ＪＰＥＧ方式」ともいう）が知られている。

【０００３】図３は、この方式の圧縮方法を実現する画
像処理装置の従来の構成を示すブロック図である。以下
図３を参照して、従来の画像処理装置を説明する。

【０００４】また以下では説明をわかり易くするため、
画像は１画素当たり８ビットで表わされており、各信号
は２進表示で最下位ビット（LSB）が右側にくるように
割り付けられているものとする。

【０００５】また、符号ｘの絶対値を｜ｘ｜で表し、ｘ
のビット反転を￣ｘで表す。例えば、ｘが２進数表示で
ｘ＝00001001の時、￣ｘ＝11110110となる。

【０００６】ｘｙはｘとｙの論理積を、ｘ＋ｙはｘとｙ
の論理和を、ｘ＾ｙはｘとｙの排他的論理和を表すもの
とする。

【０００７】入力画像は、水平方向８画素×垂直方向８
画素のブロックに分割され、２⁷＝128がゼロレベルにな
るようにレベルシフトされた後、各ブロック毎に端子11
0からＤＣＴ22に入力される。

【０００８】ＤＣＴ22では、２次元離散コサイン変換
（Discrete Cosine Transform）により、ＤＣＴ係数と
呼ばれる水平方向８成分×垂直方向８成分の周波数成分
に変換される。このときＤＣＴ係数の各成分は11ビット
とされる。

【０００９】ＤＣＴ係数は、量子化器23で低周波成分は
細かく、高周波成分は粗く量子化され、高周波成分はほ
とんど０となる。この結果、入力画像の情報が多少失わ
れることになるが、人間の視覚は高周波成分に敏感でな
く、その影響は余り目立たない。

【００１０】量子化されたＤＣＴ係数は、低周波数成分
から１成分ずつ順に出力される。

【００１１】図６に示すように、ＤＣＴ係数は、ジグザ
グスキャンによって、１次元に並び直される。即ち、図
６は、ＤＣＴ係数を直流成分が左上角になるように水平
方向周波数と垂直方向周波数を軸に並べ、各成分を出力
する順番を記入したもので、０を付した直流成分（以下
「ＤＣ係数」ともいう）から１、２、…、63を付した成
分（以下「ＡＣ係数」又は「交流成分」ともいう）を順
に出力することを示している。

【００１２】量子化器23から出力された各成分は、成分
カウンタ32で計数され、最初のＤＣ成分と２〜64番目の
ＡＣ成分に区別される。

【００１３】ＤＣ成分の処理とＡＣ成分の符号変換処理
について以下詳説する。

【００１４】量子化されたＤＣ係数は、エントロピー符
号化され符号データに変換されるが、エントロピー符号
化ではハフマン符号化が用いられ、ＤＣ差分がグループ
化され、カテゴリ（category(SSSS)；JPEG Draft Inter
national Standard(ISO/IECDIS 10918-1参照、なお、カ
テゴリは「グループ番号(SSSS)」ともいう）と、カテゴ
リ内でのＤＣ差分の位置を示す付加ビットに分けられ
る。

【００１５】即ち、図６において、ＤＣ係数は、レジス
タ26に格納された予測値とともにＤＰＣＭ（差分パルス
符号モジュレーション）21に入力されカテゴリと付加ビ
ットに分解される。

【００１６】予測値としては、画像の最初のブロック等
では０を、それ以外のブロックでは一つ前に符号化した
ブロックのＤＣ係数を用いる。

【００１７】このようにＤＣ係数は一つ前に符号化した
ブロックとの差分が符号化されるが、これは、ＤＣ係数
が８×８画素のブロックの平均値に相当し、一般に隣の
ブロックとの間で平均値が大きく変化することは余りな
く、このため直前のブロックのＤＣ係数との差分は０近
傍に集中し、該差分の符号化によって高能率符号化が行
なえるためである。

【００１８】ここでカテゴリとは、ＤＣ係数から予測値
を減算して得られる差分（即ち、予測誤差）をその絶対
値の大きさで分類した指標で、［ｌｏｇ₂（予測誤差）
の整数部］＋１で求める。

【００１９】また付加ビットはカテゴリ内での予測誤差
の位置を示す符号である。予測誤差をｄとしてカテゴリ
及び付加ビットの関係を表すと次のようになる。

【００２０】(a) ｄ＝０の場合：ｄのカテゴリは０、付
加ビットはなし (b) ２^T-1≦ｄ≦２^T（Ｔは正整数）の場合：ｄのカテゴ
リはＴ、付加ビットはｄの下位Ｔビット (c) −２^T≦ｄ≦−２^T-1（Ｔは正整数）の場合： ｄのカテゴリはＴ、付加ビットは ￣（｜ｄ｜）の下位
Ｔビット…(1)

【００２１】カテゴリがＴとなる予測誤差は２^T個ある
ので、Ｔビットからなり、(1)式で求める付加ビットは
カテゴリ内の予測誤差の位置を示すことができる。した
がってカテゴリと付加ビットの組は予測誤差と１対１に
対応する。付加ビットのビット長はカテゴリの値とな
る。

【００２２】例としてカテゴリが４以下となる予測誤差
が−15〜＋15の範囲において、カテゴリと付加ビットの
値を示すと表１のようになる。

【００２３】

【表１】

【００２４】図３のＤＰＣＭ21は、ＤＣ成分を予測誤差
をカテゴリと付加ビットに分解する処理を行うものであ
る。なお、ＤＰＣＭ21の回路構成については後述する。

【００２５】カテゴリは、さらにＤＣハフマンテーブル
25を用いてハフマン符号に変換される。ハフマン符号
は、出現頻度の高いシンボルに短い符号語を割り当てる
よく知られた可変長符号で、符号語からシンボルを忠実
に復元できる。

【００２６】カテゴリを変換したハフマン符号と付加ビ
ットをシフトレジスタ31に書き込みシフトして、符号化
データを出力する。

【００２７】シフトレジスタ31のシフト量は、ハフマン
符号の符号長と付加ビット長にあたるカテゴリを加えた
値とする。こうしてＤＣ成分の圧縮データは端子111か
ら出力される。

【００２８】また通常、符号変換したＤＣ係数はレジス
タ26に格納され、次のブロックの予測値として用いられ
る。

【００２９】次に図２を参照して、ＤＣ係数の処理を行
う従来のＤＰＣＭ21の回路構成について説明する。図２
に示すように、ＤＰＣＭ21は、端子101から入力された
ＤＣ係数と端子102から入力された一つ前のブロックの
ＤＣ係数（「予測値」ともいう）との差分（これを「予
測誤差」という）を算出する減算器を構成する加算器４
と、インバータ10、及び差分をカテゴリと付加ビットに
分解する符号変換20から成る。

【００３０】符号変換20は、さらにインバータ16、17、
インクリメンタ５、セレクタ６、７、レベル検出３、及
びシフタ８から成る。

【００３１】次にＤＰＣＭ21の回路動作を説明する。

【００３２】端子101には11ビットのＤＣ係数、端子102
には11ビットの予測値が与えられ、予測値はインバータ
10でビット反転される。

【００３３】ＤＣ係数と予測値のビット反転出力とは、
それぞれ１ビットずつ符号拡張された後、１２ビットの
加算器４においてキャリー端子105に与えられた１とと
もに加算され、即ちＤＣ係数と予測値の２の補数とが加
算され、ＤＣ係数から予測値を減算した12ビットの予測
誤差として出力される。

【００３４】これをインバータ16でビット反転した後、
12ビットのインクリメンタ５で１を加算し、予測誤差を
符号反転した値（即ち、予測誤差の２の補数）がインク
リメンタ５から出力される。

【００３５】そして予測誤差及びその符号反転出力はセ
レクタ６に入力され、セレクタ６は予測誤差の符号ビッ
トが０のとき予測誤差を選択し、１のときその符号反転
出力を選択する。

【００３６】したがって、予測誤差が０又は正の場合に
は予測誤差が出力され、負の場合には予測誤差を符号反
転した値が出力されるので、セレクタ６からは予測誤差
の絶対値が出力される。

【００３７】この絶対値は、符号ビットが不要なため11
ビットで済み、レベル検出３でカテゴリに変換されて端
子103から出力される。このレベル検出３の回路構成に
ついては後述する。

【００３８】セレクタ７には、予測誤差と予測誤差の符
号反転出力をインバータ17でビット反転した値が入力さ
れ、予測誤差の符号ビットが０のとき予測誤差を選択
し、１のとき予測誤差の符号反転出力のビット反転を選
択する。

【００３９】したがって、予測誤差が、０又は正の場合
には予測誤差がそのまま出力され、負の場合には予測誤
差の絶対値のビット反転が出力される。

【００４０】したがって(1)式よりセレクタ７の出力
の、最下位ビット（LSB）からカテゴリ値に等しいビッ
ト数には付加ビットが入っている。

【００４１】セレクタ７の出力は、符号ビットが不要な
ため11ビットで済む。セレクタ７の出力は、シフタ８で
（１１−カテゴリ）ビット分上位にシフトされ、最上位
ビット（MSB）からカテゴリ数分のビットに付加ビット
をシフト移動して端子104に出力することができる。

【００４２】図４を参照して、図２のレベル検出３の回
路の一例を説明する。レベル検出３は11ビットの絶対値
をカテゴリに変換する回路で、制御回路24と12段のセレ
クタ50〜61から成る。

【００４３】端子126に加える11ビットの絶対値を、２
進表示でｙ₁₀ｙ₉ｙ₈ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀としてレ
ベル検出の動作を説明する。

【００４４】制御回路24の出力信号ｚk （ｋ＝０〜11）
には次の信号を出力する。

【００４５】 ｚ11＝ｙ₁₀ ｚk ＝ｙ_k-1￣ｙ_k￣ｙ_k+1…￣ｙ₁₀ （ｋ＝１〜10） ｚ0 ＝￣ｙ₀￣ｙ₁…￣ｙ₁₀

【００４６】これにより上位ビットから各ビットを調べ
て、最初に１が現れる位置を示す制御信号を生成でき
る。例えば、端子126に与えられた絶対値が210の場合、
２進数で00011010010と表されるので、制御信号ｚk
（ｋ＝０〜11）は000100000000と、ｚ8が１となる以外
はすべて０となる（ｚ8＝ｙ₇￣ｙ₈￣ｙ₉￣ｙ₁₀＝1111＝
１）。

【００４７】各セレクタ50〜61は、対応する制御信号が
１のとき図４で右側に位置する入力を選択し、０のとき
は左側に位置する入力を選択する動作をするものとす
る。

【００４８】これらの制御信号を各セレクタに与える
と、この場合はセレクタ58のみが右側の入力すなわち数
値８を選択し、残りのセレクタは左側の入力を選択する
動作をするので、端子127には(1)式から求められる絶対
値210のカテゴリ８が得られる。他の絶対値について
も、同様の動作をすることは明らかであり、この回路で
絶対値をカテゴリに変換することができる。

【００４９】以上説明したように図２に示す従来例のＤ
ＰＣＭ回路21は、ＤＣ成分と予測値から予測誤差を求
め、これををカテゴリと付加ビットに分解して出力す
る。

【００５０】次に図３を参照して、ＡＣ成分の処理を説
明する。

【００５１】ＡＣ成分の処理はＤＣ係数の処理が完了し
た後に開始する。ＡＣ成分は量子化により、高周波成分
に０が多くなり、これを前述したジグザグスキャンの順
に出力するので、高周波成分は特に０の係数が続くこと
が多い。

【００５２】そこでＡＣ係数０を効率よく圧縮するた
め、連続する０の係数は、その長さがランレングス（以
下「０ラン数」という）としてカウントされ、０でない
ＡＣ係数（以下「非零成分」ともいう）が現れた場合の
み、それまでの０ラン数とその非零成分の圧縮データを
出力するという処理を行なう。

【００５３】画像の処理をはじめる前に、図３の成分カ
ウンタ32、ゼロランカウンタ27は０にリセットする。量
子化器23からジグザグスキャン順に出力されたＡＣ係数
は以下のように処理される。

【００５４】(d) ＡＣ係数が０の場合 ゼロランカウンタ27の値に１を加えて、次のＡＣ係数が
入力されるのを待つ。

【００５５】(e) ＡＣ係数が０でない場合（非零成分の
場合） 非零成分を符号変換28でＤＣ係数と同様にカテゴリと付
加ビットに分解し、このカテゴリ(SSSS)とゼロランカウ
ンタ27から出力される０ラン数(NNNN)とを組み合わせて
ＡＣハフマンテーブル29によりハフマン符号化して出力
する。

【００５６】このように０ラン数と非零成分のカテゴリ
の組を変換したハフマン符号、及び非零成分の付加ビッ
トを順に最上位ビット（MSB）からシフトレジスタ31に
書き込み、１つの非零成分ごとにハフマン符号と付加ビ
ットが端子111から出力される。

【００５７】この場合のシフト量は、ハフマン符号の符
号長と付加ビット長にあたるカテゴリとを加えた値とす
る。これにより端子111からＡＣ係数の圧縮データが全
て出力される。そしてゼロランカウンタ27をリセット
し、次のＡＣ係数が入力されるのを待つ。

【００５８】(f) ブロック内の最後の成分の場合 成分カウンタ32がブロック内の最後のＡＣ係数（64番目
の成分）を示しており、そのＡＣ係数が０の場合には、
エンドオブブロック（「ＥＯＢ」という）という特別な
シンボルをＡＣハフマンテーブルに出力し、それをハフ
マン符号に変換して出力する。

【００５９】そしてこのハフマン符号に変換されたＥＯ
Ｂをシフトレジスタ31に書き込み、ハフマン符号の符号
長だけシフトして端子111から出力する。

【００６０】もしブロック内の最後のＡＣ係数が非零成
分であれば、ＥＯＢを付けず、前記(e)項の処理を行な
う。そしてゼロランカウンタ27及び成分カウンタ32をリ
セットして１ブロックの処理を終える。

【００６１】従来の画像処理装置は、このようにして画
像をブロック毎に順に処理することにより画像情報全体
の圧縮を行なっている。

【００６２】

【発明が解決しようとする課題】ところで、図３及び図
２に示した従来の画像処理装置は、画像を１／10〜１／
20程度に圧縮することができる。

【００６３】しかし、例えばビデオ信号のように、１秒
間に25〜60枚程度送られてくる画像をリアルタイム（実
時間）に圧縮処理する場合には、相当に高速な演算処理
が必要とされ、従来例の画像処理装置では、図２に示し
たＤＰＣＭ回路が高速処理を妨げるため、リアルタイム
圧縮処理を実現することが困難となっている。

【００６４】すなわち、図３のＡＣ成分を処理するゼロ
ランカウンタ27及び成分カウンタ23はブロック内（８×
８画素）の成分数である64まで数えればよいので、６ビ
ット程度のカウンタで済む。

【００６５】これに対し、ＤＣ成分を符号化するＤＰＣ
Ｍ21は、図２に示すように12ビット加算器４と、12ビッ
トインクリメンタ５を直列に接続している。従って、こ
れらのキャリー伝搬時間、特に加算器４に直列に接続さ
れたインクリメンタにおけるキャリーの伝搬遅延時間が
原因してＤＣ成分の符号化処理はＡＣ成分よりも処理時
間が長くなる。

【００６６】図８（Ａ）には、前述した従来のＤＰＣＭ
21を用いた画像処理装置の１ブロック（８×８画素）の
符号化処理のタイミング図が示されている。同図に示す
とおり、ＤＣ成分の処理時間がＡＣ成分の処理時間より
長くなっており、このため装置全体の処理速度を十分に
上げられず高速処理が困難であるという問題があった。

【００６７】従って、本発明は前記従来の問題点を解消
し、ＤＣ成分を符号化処理するＤＰＣＭ回路の素子数の
増大を抑えつつ、しかも処理時間を短縮し、装置全体の
高速処理を可能とする画像処理装置を提供することを目
的とする。

【００６８】また、本発明は画像データを圧縮符号化す
る画像処理装置において、ＤＣ成分とＡＣ成分の符号変
換回路の構成を簡略化し且つ装置全体の高速処理を実現
する画像処理装置を提供することを目的とする。

【００６９】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１の視点において、画像を所定画素数
のブロック単位に分割し符号化出力する画像処理装置で
あって、現在のブロックのＤＣ係数と該ＤＣ係数の予測
値との差分をカテゴリと付加ビット（但し、前記差分が
０の時カテゴリは０、付加ビットなし）に変換出力する
ＤＰＣＭ回路を含み、前記カテゴリに基づき符号化テー
ブルを参照して得られる符号語と、前記付加ビットを出
力する符号化手段を備えた画像処理装置において、前記
ＤＰＣＭ回路が、第１の入力端子と、第２の入力端子
と、前記第２の入力端子に接続された第１のビット反転
手段と、一方の入力が前記第１の入力端子に、他方の入
力が前記第１のビット反転手段の出力に接続され、これ
らの入力信号の論理積（Ｇ _i 、ｉ＝０〜ｎ−１、ｎは入
力ビット数）をとる論理積手段と、一方の入力が前記第
１の入力端子に、他方の入力が前記第１のビット反転手
段の出力に接続され、これらの入力信号の排他的論理和
（Ｐ _i 、ｉ＝０〜ｎ−１）をとる第１の排他的論理和手
段と、一方の入力が前記論理積手段に、他方の入力が前
記第１の排他的論理和手段に接続され、キャリー入力が
“１”とされて、Ｃ_i＝Ｇ_i＋Ｐ_iＣ_i-1（ｉ＝０〜ｎ−
１、ただしＣ_-1はキャリー入力）の演算をおこない、Ｃ
_i（ｉ＝−１〜ｎ−２）を出力する第１のキャリールッ
クアヘッド回路と、一方の入力が前記論理積手段に接続
され、他方の入力が前記第１の排他的論理和手段に接続
され、キャリー入力が“０”とされて、Ｃ′_i＝Ｇ_i＋Ｐ
_iＣ′_i-1（ｉ＝０〜ｎ−１、ただしＣ′_-1はキャリー入
力）の演算をおこない、Ｃ′_i（ｉ＝−１〜ｎ−２）を
出力する第２のキャリールックアヘッド回路と、一方の
入力が前記第１の排他的論理和手段に接続され、他方の
入力が前記第１のキャリールックアヘッド回路に接続さ
れた第２の排他的論理和手段と、一方の入力が前記第１
の排他的論理和手段に接続され、他方の入力が前記第２
のキャリールックアヘッド回路に接続された第３の排他
的論理和手段と、入力が前記第３の排他的論理和手段に
接続された第２のビット反転手段と、前記第２の排他的
論理和手段の出力の極性により、前記第２の排他的論理
和手段の出力と前記第２のビット反転手段の出力のどち
らか一方をレベル検出手段に出力する第１のセレクタ
と、前記第２の排他的論理和手段の出力の極性により、
前記第２の排他的論理和手段の出力と前記第３の排他的
論理和手段の出力のどちらか一方をシフト手段に出力す
る第２のセレクタを備え、前記第１の入力端子には現在
のブロックのＤＣ係数が入力され、前記第２の入力端子
には前記ＤＣ係数の予測値が入力され、前記レベル検出
手段を介してカテゴリが出力され、前記シフト手段を介
して前記付加ビットが出力されることを特徴とする画像
処理装置を提供する。

【００７０】また、本発明は、前記第１の視点における
画像処理装置のＤＰＣＭ回路をＡＣ係数を符号変換する
ように構成した画像処理装置を提供するもので、前記Ｄ
ＰＣＭ回路は、第１の入力端子に値が０でないＡＣ係数
が入力され、第２の入力端子に０が入力され、０でない
ＡＣ係数がカテゴリと付加ビットに分解される。

【００７１】さらに、本発明は、第２の視点において、
画像を所定画素数のブロック単位に分割し該ブロックを
直交変換する直交変換手段と、前記直交変換手段が出力
する変換係数を周波数に応じて所定の量子化ステップで
量子化する量子化手段と、前記量子化手段の出力である
量子化係数を入力しこれをエントロピー符号化して出力
する符号化手段とを備えた画像処理装置において、前記
符号化手段が、前記量子化係数をカテゴリと付加ビット
に変換する符号変換手段として前記本発明の第１の視点
のＤＰＣＭ回路を一つ含み、ＤＣ係数とＡＣ係数（但
し、０を除く）のカテゴリと付加ビットへの変換を前記
ＤＰＣＭ回路で行なう構成としたことを特徴とする画像
処理装置を提供する。

【００７２】

【実施例】図面を参照して、本発明の実施例について以
下に詳説する。

【００７３】

【実施例１】図１に、本発明の実施例に係る画像処理装
置に用いるＤＰＣＭ回路の構成を示す。なお、本実施例
は、図３に示した従来の画像処理装置において、ＤＰＣ
Ｍ21を図１のもので置き換えて構成されており、従来例
と同じ構成の回路ブロックの説明は省略する。

【００７４】図１のＤＰＣＭ回路は、図２に示した従来
のＤＰＣＭ回路と同様に、端子101に入力されたＤＣ係
数と端子102に入力された予測値との差分、即ち予測誤
差を算出し、該予測誤差をカテゴリと付加ビットに分解
する回路である。

【００７５】図１に示すとおり、本実施例のＤＰＣＭ回
路は、ＣＬＡ１、ＣＬＡ２、セレクタ６、７、レベル検
出３、シフタ８、ＡＮＤゲート11、排他的論理和ゲート
12〜14、インバータ10、15から構成される。

【００７６】ここで、レベル検出３、シフタ８は、図２
に示す従来のＤＰＣＭ回路と同じ動作をする回路であ
る。

【００７７】図１から分かるように、本実施例において
は、従来のＤＰＣＭ回路21（図２参照）から、加算器４
とインクリメンタ５を除去し、ＡＮＤゲート11、排他的
論理和ゲート12〜14、及びＣＬＡ１、ＣＬＡ２から成る
回路構成を設けたものである。

【００７８】ＣＬＡ１、２はキャリールックアヘッド回
路（Carry Look Ahead；以下「ＣＬＡ回路」ともいう）
であり、下位のビットの桁上げを調べてそれに対応する
上位ビットの桁上げ出力を並列的に行なう回路で、高速
演算処理を必要とする加算器で用いられる。

【００７９】図５を参照して、ＣＬＡ回路を用いた加算
器について簡単に説明する。

【００８０】図５には、ＣＬＡ回路を用いた加算器の構
成例が示されている。これは端子121、122から入力され
た信号を、端子123に与えた０又は１の値をとるキャリ
ー入力信号とともに加算する通常の加算器である。

【００８１】ここでは予測誤差のビット幅にあわせて12
ビット加算器として説明する。端子121に与えた信号を
２進表示でＡ₁₁Ａ₁₀Ａ₉Ａ₈Ａ₇Ａ₆Ａ₅Ａ₄Ａ₃Ａ₂Ａ₁Ａ₀、
端子122に与えた信号を同様にＢ₁₁Ｂ₁₀Ｂ₉Ｂ₈Ｂ₇Ｂ₆Ｂ₅
Ｂ₄Ｂ₃Ｂ₂Ｂ₁Ｂ₀とする。ここでＡ₁₁、Ｂ₁₁は符号ビッ
トである。

【００８２】ＡＮＤゲート40の出力をＧ＝Ｇ₁₁Ｇ₁₀Ｇ₉
Ｇ₈Ｇ₇Ｇ₆Ｇ₅Ｇ₄Ｇ₃Ｇ₂Ｇ₁Ｇ₀、排他的論理和ゲート41
の出力をＰ＝Ｐ₁₁Ｐ₁₀Ｐ₉Ｐ₈Ｐ₇Ｐ₆Ｐ₅Ｐ₄Ｐ₃Ｐ₂Ｐ₁Ｐ₀
とすると、それぞれは(2)、(3)式のようになる。

【００８３】 Ｇ_i＝Ａ_iＢ_i （ｉ＝０〜11） …(2) Ｐ_i＝Ａ_i＾Ｂ_i （ｉ＝０〜11） …(3)

【００８４】Ｇはキャリー生成項といい、各ビットから
キャリーが生成するかどうかを示す信号である。Ｐは入
力符号のMod ２の加算出力であり、またキャリー伝搬項
ともいい、下位ビットから上記ビットにキャリーが伝搬
するかどうかを示す信号である。

【００８５】ＣＬＡは各ビットから発生するキャリーを
並列演算により高速に求める回路で、ＣＬＡ出力をＣ＝
Ｃ₁₁Ｃ₁₀Ｃ₉Ｃ₈Ｃ₇Ｃ₆Ｃ₅Ｃ₄Ｃ₃Ｃ₂Ｃ₁Ｃ₀とすると、Ｃ
は各ビットからのキャリー信号となる。

【００８６】Ｃが求められるとキャリー入力をＣ_inとし
て、加算器出力Ｓ＝Ｓ₁₁Ｓ₁₀Ｓ₉Ｓ₈Ｓ₇Ｓ₆Ｓ₅Ｓ₄Ｓ₃Ｓ₂
Ｓ₁Ｓ₀は(4)式で表される。

【００８７】Ｓ ₀ ＝Ｐ ₀ ＾Ｃ _in Ｓ _i ＝Ｐ _i ＾Ｃ _i-1 （ｉ＝１〜11） …(4) なお、ＣＬＡ４２は上記Ｃ _i （ｉ＝０〜１０）及びＣ _in
を出力する。これと排他的論理和ゲート４１の出力する
Ｐ _i （ｉ＝０〜１１）から(4)式に示される演算により排
他的論理和ゲート４３は加算器出力Ｓを出力する。また
Ｃ ₁₁ は加算器からのキャリー出力となる。

【００８８】キャリールックアヘッド回路の構成は、目
的とする処理速度によりいくつか考えられるが、例えば
以下の論理式で表される。

【００８９】 Ｃ₀ ＝Ｇ₀＋Ｐ₀Ｃ_in Ｃ₁ ＝Ｇ₁＋Ｐ₁Ｃ₀＝Ｇ₁＋Ｐ₁Ｇ₀＋Ｐ₁Ｐ₀Ｃ_in Ｃ₂ ＝Ｇ₂＋Ｐ₂Ｃ₁＝Ｇ₂＋Ｐ₂Ｇ₁＋Ｐ₂Ｐ₁Ｇ₀＋Ｐ₂Ｐ₁Ｐ₀Ｃ_in Ｃ₃ ＝Ｇ₃＋Ｐ₃Ｃ₂ ＝Ｇ₃＋Ｐ₃Ｇ₂＋Ｐ₃Ｐ₂Ｇ₁＋Ｐ₃Ｐ₂Ｐ₁Ｇ₀＋Ｐ₃Ｐ₂Ｐ₁Ｐ₀Ｃ_in Ｃ₄ ＝Ｇ₄＋Ｐ₄Ｃ₃ Ｃ₅ ＝Ｇ₅＋Ｐ₅Ｃ₄＝Ｇ₅＋Ｐ₅Ｇ₄＋Ｐ₅Ｐ₄Ｃ₃ Ｃ₆ ＝Ｇ₆＋Ｐ₆Ｃ₅＝Ｇ₆＋Ｐ₆Ｇ₅＋Ｐ₆Ｐ₅Ｇ₄＋Ｐ₆Ｐ₅Ｐ₄Ｃ₃ Ｃ₇ ＝Ｇ₇＋Ｐ₇Ｃ₆ ＝Ｇ₇＋Ｐ₇Ｇ₆＋Ｐ₇Ｐ₆Ｇ₅＋Ｐ₇Ｐ₆Ｐ₅Ｇ₄＋Ｐ₇Ｐ₆Ｐ₅Ｐ₄Ｃ₃ Ｃ₈ ＝Ｇ₈＋Ｐ₈Ｃ₇ Ｃ₉ ＝Ｇ₉＋Ｐ₉Ｃ₈＝Ｇ₉＋Ｐ₉Ｇ₈＋Ｐ₉Ｐ₈Ｃ₇ Ｃ₁₀＝Ｇ₁₀＋Ｐ₁₀Ｃ₉＝Ｇ₁₀＋Ｐ₁₀Ｇ₉＋Ｐ₁₀Ｐ₉Ｇ₈＋Ｐ₁₀Ｐ₉Ｐ₈Ｃ₇ Ｃ₁₁＝Ｇ₁₁＋Ｐ₁₁Ｃ₁₀ ＝Ｇ₁₁＋Ｐ₁₁Ｇ₁₀＋Ｐ₁₁Ｐ₁₀Ｇ₉＋Ｐ₁₁Ｐ₁₀Ｐ₉Ｇ₈＋Ｐ₁₁Ｐ₁₀Ｐ₉Ｐ₈Ｃ₇ …(5)

【００９０】したがってＣＬＡ42は、例えば上記(5)式
の論理式に従いＡＮＤゲート及びＯＲゲートを並べて構
成できる。

【００９１】次に図１を参照して、ＣＬＡ回路を用いた
本実施例のＤＰＣＭ回路の動作を説明する。

【００９２】図１のＣＬＡ１、２は、図５に示すＣＬＡ
42と同じ回路で、ＣＬＡ１の端子105にはキャリー入力
として“１”が、ＣＬＡ２の端子106にはキャリー入力
として“０”が与えられる。

【００９３】ＡＮＤゲート11は、図５のＡＮＤゲート40
に対応し、(2)式のキャリー生成項Ｇを出力する。

【００９４】排他的論理和ゲート12は、図５の排他的論
理和ゲート41に対応し、(3)式のキャリー伝搬項Ｐを出
力する。

【００９５】排他的論理和ゲート13は、図５の排他的論
理和ゲート43に対応し、(4)式においてキャリー入力Ｃ
_inが“１”の場合の加算結果を出力する。

【００９６】同様に排他的論理和ゲート14も図５の排他
的論理和ゲート43に対応し、(4)式においてキャリー入
力Ｃ_inが“０”の場合の加算結果を出力する。

【００９７】したがって端子102に与えられた予測値
は、インバータ10でビット反転されているため、排他的
論理和ゲート13の出力Ｕ、排他的論理和ゲート14の出力
Ｖは次のようになる。

【００９８】 Ｕ＝ＤＣ成分＋￣予測値＋１＝ＤＣ成分−予測値 ＝予測誤差 …(6)

【００９９】 Ｖ＝ＤＣ成分＋￣予測値＋０＝ＤＣ成分−予測値−１ ＝−（予測値−ＤＣ成分）−１＝￣（予測値−ＤＣ成分） ＝￣（−予測誤差） …(7)

【０１００】上記(6)、(7)式の導出においては、前述し
たとおり、￣Ｘは、符号Ｘのビット反転を表わし、￣Ｘ
＋１がＸの２の補数（符号反転した値−Ｘ）を表わすこ
と、即ち、等式￣Ｘ＋１＝−Ｘを用いている。

【０１０１】したがって排他的論理和ゲート14の出力Ｖ
をインバータ15でビット反転した出力Ｗは次のようにな
る。

【０１０２】 Ｗ＝−予測誤差 …(8)

【０１０３】図１に示すとおり、セレクタ６には出力Ｕ
とＷが入力されている。セレクタ６は、出力Ｕの符号ビ
ットが“０”すなわち予測誤差が０又は正の場合には出
力Ｕを選択し、出力Ｕの符号ビットが“１”すなわち予
測誤差が負の場合に出力Ｗを選択する。

【０１０４】したがって、上記(6)、(8)式から、セレク
タ６は、予測誤差の絶対値を出力し、この絶対値がレベ
ル検出３に入力される。このため、図１の端子103に
は、図２に示す従来のＤＰＣＭ回路と同様にカテゴリが
出力される。

【０１０５】セレクタ７には出力ＵとＶが入力されてい
る。セレクタ７は、出力Ｕの符号ビットが“０”すなわ
ち予測誤差が０又は正の場合に出力Ｕを選択し、出力Ｕ
の符号ビットが“１”すなわち予測誤差が負の場合に出
力Ｖを選択する。前記(1)式を参照して、ｄを予測誤差
とすると、付加ビットは￣（｜ｄ｜）の下位のカテゴリ
Ｔビットにより与えられ、上記(6)、(7)式から、付加ビ
ットがセレクタ７を介してシフタ８に出力されることが
わかる。

【０１０６】したがって、図１の端子104には、図２に
示す従来のＤＰＣＭ回路と同様に付加ビットが最上位ビ
ット（MSB）側にシフトされて出力される。

【０１０７】以上説明したように、図１に示す本実施例
のＤＰＣＭ回路は、予測誤差をカテゴリと付加ビットに
分解することができる。

【０１０８】ここで、本実施例のＤＰＣＭ回路を、図２
に示した従来のＤＰＣＭ回路と比べると、本実施例のＤ
ＰＣＭ回路には従来例で用いられていたインクリメンタ
５がない。

【０１０９】本実施例のＤＰＣＭ回路には、従来例と異
なり、新たにＣＬＡ回路が２個設けられているが、この
うち１個は、従来の加算器にも通常含まれる回路である
といえる。

【０１１０】図１において、ＡＮＤゲート11、排他的論
理和ゲート12、13及びＣＬＡ１から成る回路ブロック９
は、図５に示すＣＬＡ加算器を構成する。そして、図２
の従来のＤＰＣＭ回路においても、高速処理を達成する
ためには、その加算器４として、本実施例の回路ブロッ
ク９（ＣＬＡ加算器）が用いられる。

【０１１１】したがって本実施例のＤＰＣＭ回路は、イ
ンクリメンタを用いずに、しかも従来の加算器にＣＬＡ
２と排他的論理和ゲート14を追加した回路構成で済む。
ところで、ＣＬＡ回路の回路規模とインクリメンタの回
路規模は大差ないため、本実施例のＤＰＣＭ回路は、図
２に示す従来のＤＰＣＭ回路の規模とほとんど変わらな
い。

【０１１２】そして図２の従来のＤＰＣＭ回路では、セ
レクタ６の入力の一方は、加算器４の出力が得られた直
後に確定するのに対し、セレクタ６の入力の他方は、加
算器４の出力が得られた後に、更にインバータ15の遅延
時間及びインクリメンタ５の処理時間経過後に確定す
る。

【０１１３】これに対し、本実施例のＤＰＣＭ回路で
は、ＣＬＡ２とＣＬＡ１が並列に配設されているため、
ＣＬＡ１とＣＬＡ２の出力はほぼ同時に出力される。し
たがってセレクタ６の入力は、破線９で囲んだ加算器の
出力が確定してから、インバータ15による遅延時間後に
確定する。また、このインバータ15の遅延時間は小さい
ので、ほとんど同時にセレクタ６の入力が両方が確定す
ることになる。

【０１１４】したがって、本実施例のＤＰＣＭ回路と図
２の従来のＤＰＣＭ回路において、セレクタ６の両方の
入力が確定するまでの時間を比較すると、従来のＤＰＣ
Ｍ回路では、本実施例に対しインクリメンタ５の処理時
間分長くなっていることがわかる。またセレクタ７の両
方の入力が確定する時間についても同じことがいえる。

【０１１５】ところで、インクリメンタの処理時間は最
下位ビット(LSB)から最上位ビット(MSB)へのキャリーの
伝搬遅延時間で決定され、従来のＤＰＣＭ回路のように
12ビットのインクリメンタでは、その伝搬時間は相当大
きくなる。例えば１ビットの半加算器を12個直列に接続
するリップルキャリー型の12ビットインクリメンタで
は、伝搬時間は半加算器の処理時間の12倍になる。

【０１１６】本実施例では、この従来のＤＰＣＭ回路に
あるインクリメンタ５がなくその伝搬時間による遅延が
解消され、符号反転処理が予測誤差の演算とほとんど同
時に行なわれるため、従来より処理時間が短くて済む。

【０１１７】したがって図１のＤＰＣＭ回路を用いた図
３の画像処理装置は、従来例で問題となっていたＤＣ成
分の処理時間が短くなり、それだけ高速処理が可能にな
る。

【０１１８】図８（Ｂ）には、本実施例における画像１
ブロックの処理のタイミングが示されている。図８
（Ｂ）から分かるように、本実施例においては、図８
（Ａ）に示す従来の処理タイミングよりもＤＣ成分の処
理時間が短くなるので装置全体の処理速度が上げられ
る。

【０１１９】以上、本実施例は、回路規模は従来例と同
程度に抑えながらも従来の符号化装置よりも一層高速な
画像圧縮を実現するもので、ビデオ信号のリアルタイム
圧縮等の高速処理への適用を容易化している。

【０１２０】

【実施例２】次に、図７を参照して、本発明の第２の実
施例を説明する。本発明の第２の実施例は前述した図３
の従来の画像処理装置において、ＡＣ成分の符号変換28
を前記第１の実施例で説明したＤＣ係数の符号変換で兼
用するように構成したものである。

【０１２１】図７のＤＰＣＭ21には、第１の実施例のＤ
ＰＣＭ回路を用いる。ＤＰＣＭ21の第１の入力には量子
化器23の出力が接続され、第２の入力にはセレクタ33の
出力が接続されている。セレクタ33の入力には、値０
と、レジスタ26の出力（予測値）が接続されている。

【０１２２】次にこの実施例の動作を説明する。なお本
実施例のＤＣＴ22、量子化器23の動作は、図３の従来例
と同じであるためその説明を省略し、ＤＣ成分とＡＣ成
分の処理を以下に説明する。

【０１２３】量子化器23からＤＣＴ係数が前述したジグ
ザグスキャンの順に読み出され、成分カウンタ32がその
数を数える。そしてセレクタ33は、１番目のＤＣ係数で
はレジスタ26の出力、即ち予測値を選択し、ＤＰＣＭ21
は、ＤＣ係数と予測値の差分（予測誤差）の符号変換を
行なう。

【０１２４】即ち、ＤＰＣＭ21は、前記第１の実施例と
同様に、ＤＣ係数とその予測値から予測誤差を算出し、
これをカテゴリと付加ビットに分解して出力する。カテ
ゴリはＤＣハフマンテーブル25でハフマン符号化され、
このハフマン符号と付加ビットは順にシフトレジスタ31
に書き込まれ、第１の実施例と同様に端子111から出力
される。また前述のとおり符号化したＤＣ係数はレジス
タ26に格納され、次のブロックのＤＣ成分の予測値とし
て用いられる。

【０１２５】成分カウンタの値が２番目から64番目のＡ
Ｃ成分は次のように処理される。

【０１２６】(g) ＡＣ係数が０の場合 ゼロランカウンタ27の値に１を加えて、次のＡＣ係数が
入力されるのを待つ。

【０１２７】(h) ＡＣ係数が０でない場合（非零成分の
場合） セレクタ33は０を選択し、ＤＰＣＭ21に予測値として与
える。ＤＰＣＭ21ではＡＣ係数とこの予測値である０の
予測誤差、即ちＡＣ係数そのものをカテゴリと付加ビッ
トに分解する。

【０１２８】ＤＣＰＭ21から出力されたカテゴリは、ゼ
ロランカウンタ27から出力される０ラン数と組み合わ
せ、ＡＣハフマンテーブル29を参照してハフマン符号が
出力される。このハフマン符号と付加ビットはシフトレ
ジスタ31に書き込まれ、第１の実施例と同様にシフトさ
れ端子111から出力される。

【０１２９】(i) ブロック内の最後の係数の場合 成分カウンタ32が64番目の成分を示しており、その係数
が０の場合には、第１の実施例と同様にエンドオブブロ
ック（ＥＯＢ）という特別なシンボルをＡＣハフマンテ
ーブル29に出力し、それをハフマン符号に変換して出力
する。

【０１３０】そしてこのハフマン符号に変換されたＥＯ
Ｂをシフトレジスタ31に書き込み、第１の実施例と同様
に端子111から出力する。もし64番目の成分が非零成分
であれば、ＥＯＢを付けず、前記項目(h)の処理を行な
う。そしてゼロランカウンタ27及び成分カウンタ32をリ
セットして１ブロックの処理を終える。

【０１３１】このように各ブロックを順に処理すること
により、図７に示す本発明の第２の実施例は画像全体を
圧縮する。

【０１３２】本実施例は、ＤＰＣＭ21として本発明の第
１の実施例のＤＰＣＭ回路を用いているので、従来例の
画像処理装置よりも高速処理が可能である。さらに本実
施例は、図３の従来例におけるＡＣ係数の符号変換28を
もＤＰＣＭ21内で処理するため、図３の符号変換28を不
要とし、画像処理装置の回路規模を縮小化するものであ
る。

【０１３３】

【発明の効果】以上説明したように、本発明の画像処理
装置は、ＤＣＴ係数のＤＣ係数を処理するＤＰＣＭ回路
として、従来用いられ処理遅延の要因となっていたイン
クリメンタを不要とする回路構成とすることにより、従
来のＤＰＣＭ回路と同程度の回路規模に抑えながら、従
来例のインクリメンタのキャリー伝搬時間分、ＤＣ係数
の処理時間を短縮化し、画像データ圧縮の高速処理を達
成したものである。

【０１３４】さらに、本発明の第２の視点においては、
ＡＣ係数のカテゴリ、付加ビットへの分解も、ＤＣ係数
を符号変換するＤＰＣＭ回路において処理するため、Ａ
Ｃ成分専用の符号変換回路を不要とし、装置全体の回路
規模の縮小化を実現すると共に、符号変換処理を高速化
するという利点を有する。

【図面の簡単な説明】

【図１】本発明の画像処理装置のＤＰＣＭ回路の構成を
示すブロック図である。

【図２】従来のＤＰＣＭ回路の構成を示すブロック図で
ある。

【図３】従来の画像圧縮を行なう画像処理装置の構成を
示すブロック図である。

【図４】レベル検出回路の一例を示す回路構成図であ
る。

【図５】ＣＬＡ加算器の構成を示すブロック図である。

【図６】ジグザグスキャンの説明図である。

【図７】本発明第２実施例の構成を示すブロック図であ
る。

【図８】（Ａ）従来の画像処理装置の１ブロックの処理
タイミングを説明するタイミング図である。 （Ｂ）本発明の画像処理装置の１ブロックの処理タイミ
ングを説明するタイミング図である。

【符号の説明】

１，２，42 ＣＬＡ回路 ３ レベル検出 ４，９ 加算器 ５ インクリメンタ ６，７，33 セレクタ ８ シフタ 10，15，16，17 インバータ 11，40 ＡＮＤゲート 12，13，14，41，43 排他的論理和ゲート 20，28 符号変換 21 ＤＰＣＭ 22 ＤＣＴ 23 量子化器 24 制御回路 25 ＤＣハフマンテーブル 26 レジスタ 27 ゼロランカウンタ 29 ＡＣハフマンテーブル 30 セレクタ 31 シフトレジスタ 32 成分カウンタ 50〜61 セレクタ 101〜126 端子

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】画像を所定画素数のブロック単位に分割し
   符号化出力する画像処理装置であって、現在のブロック
   のＤＣ係数と該ＤＣ係数の予測値との差分をカテゴリと
   付加ビット（但し、前記差分が０の時カテゴリは０、付
   加ビットなし）に変換出力するＤＰＣＭ回路を含み、前
   記カテゴリに基づき符号化テーブルを参照して得られる
   符号語と、前記付加ビットを出力する符号化手段を備え
   た画像処理装置において、 前記ＤＰＣＭ回路が、 第１の入力端子と、第２の入力端子と、 前記第２の入力端子に接続された第１のビット反転手段
   と、 一方の入力が前記第１の入力端子に、他方の入力が前記
   第１のビット反転手段の出力に接続され、これらの入力
   信号の論理積Ｇ _i （ｉ＝０〜ｎ−１、但しｎは入力ビッ
   ト数）を出力する論理積手段と、 一方の入力が前記第１の入力端子に、他方の入力が前記
   第１のビット反転手段の出力に接続され、これらの入力
   信号の排他的論理和Ｐ _i （ｉ＝０〜ｎ−１）を出力する
   第１の排他的論理和手段と、 一方の入力が前記論理積手段に、他方の入力が前記第１
   の排他的論理和手段に接続され、キャリー入力が“１”
   とされて、Ｃ_i＝Ｇ_i＋Ｐ_iＣ_i-1（ｉ＝０〜ｎ−１、ただ
   しＣ_-1は前記キャリー入力）の演算をおこない、Ｃ
   _i（ｉ＝−１〜ｎ−２）を出力する第１のキャリールッ
   クアヘッド回路と、 一方の入力が前記論理積手段に接続され、他方の入力が
   前記第１の排他的論理和手段に接続され、キャリー入力
   が“０”とされて、Ｃ′_i＝Ｇ_i＋Ｐ_iＣ′_i-1（ｉ＝０〜
   ｎ−１、但しＣ′_-1は前記キャリー入力）の演算をおこ
   ない、Ｃ′_i（ｉ＝−１〜ｎ−２）を出力する第２のキ
   ャリールックアヘッド回路と、 一方の入力が前記第１の排他的論理和手段に接続され、
   他方の入力が前記第１のキャリールックアヘッド回路に
   接続された第２の排他的論理和手段と、 一方の入力が前記第１の排他的論理和手段に接続され、
   他方の入力が前記第２のキャリールックアヘッド回路に
   接続された第３の排他的論理和手段と、 入力が前記第３の排他的論理和手段に接続された第２の
   ビット反転手段と、 前記第２の排他的論理和手段の出力の極性により、前記
   第２の排他的論理和手段の出力と前記第２のビット反転
   手段の出力のいずれか一方をレベル検出手段に出力する
   第１のセレクタと、 前記第２の排他的論理和手段の出力の極性により、前記
   第２の排他的論理和手段の出力と前記第３の排他的論理
   和手段の出力のいずれか一方をシフト手段に出力する第
   ２のセレクタと、を備え、 前記第１の入力端子には現在のブロックのＤＣ係数が入
   力され、 前記第２の入力端子には前記ＤＣ係数の予測値が入力さ
   れ、 前記レベル検出手段を介してカテゴリが出力され、前記
   シフト手段を介して前記付加ビットが出力されることを
   特徴とする画像処理装置。
2. 【請求項２】前記ＤＰＣＭ回路の前記第１の入力端子に
   値が０でないＡＣ係数を入力し、前記第２の入力端子に
   ０を入力し、前記値が０でないＡＣ係数のカテゴリと付
   加ビットへの変換を前記ＤＰＣＭ回路で行なうことを特
   徴とする請求項１記載の画像処理装置。
3. 【請求項３】画像を所定画素数のブロック単位に分割し
   該ブロックを直交変換する直交変換手段と、前記直交変
   換手段が出力する変換係数を周波数に応じて所定の量子
   化ステップで量子化する量子化手段と、前記量子化手段
   の出力である量子化係数を入力しこれをエントロピー符
   号化して出力する符号化手段と、を備えた画像処理装置
   において、 前記符号化手段が、前記量子化係数をカテゴリと付加ビ
   ットに変換する符号変換手段として請求項１記載のＤＰ
   ＣＭ回路を唯一つ含み、ＤＣ係数とＡＣ係数（但し、０
   を除く）のカテゴリと付加ビットへの変換を前記ＤＰＣ
   Ｍ回路で行なう構成としたことを特徴とする画像処理装
   置。
4. 【請求項４】前記符号化手段が前記ＤＰＣＭ回路とセレ
   クタを含み、前記ＤＰＣＭ回路の前記第１の入力端子に
   は前記量子化手段の出力が接続され、前記第２の入力端
   子には前記セレクタの出力が接続され、前記セレクタの
   入力には、０とＤＣ係数の予測値とが接続され、前記セ
   レクタが、ＤＣ係数の符号化時には前記ＤＣ係数の予測
   値を選択出力し、ＡＣ係数の符号化時には０を選択出力
   する請求項３記載の画像処理装置。