JP2570794B2

JP2570794B2 - テレビジョン信号の高能率符号化装置

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Publication number: JP2570794B2
Application number: JP4336788A
Authority: JP
Inventors: 雅之服部; 哲二郎近藤; 潤米満; 泰弘藤森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-02-26
Filing date: 1988-02-26
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH01218283A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はテレビジョン信号の高能率符号化装置に関
し、特にそのエンコード部の技術に関する。

〔発明の概要〕

この発明はデジタルテレビジョン信号をブロック化
し、そのブロック毎のダイナミックレンジを検出して、
このブロック毎のダイナミックレンジが画面全体のダイ
ナミックレンジより小さいことを利用してテレビジョン
信号の高能率符号化を行なう装置において、符号化演算
における除算を、あらかじめ除数の逆数を発生させ、乗
算に置換して行なうことにより、構成簡単で処理速度が
速く、しかもIC化に適するようにしたものである。

〔従来の技術〕

テレビジョン信号の高能率符号化方式として本発明者
等は適応型ダイナミック・レンジ符号化方式（以下ADRC
方式と称する）を提案した（1986年12月11日社団法人電
子通信学会発表 MR 86−43）。

このADRC方式は、テレビジョン信号の持つ強い時空間
の相関を利用した符号化方式である。

すなわち、画像をブロック分割すると、各ブロックは
局所的相関により、小さなダイナミックレンジしか持た
ないことが多い。そこで、このADRC方式では画像をブロ
ック分割し、各ブロックのダイナミックレンジを求め、
適応的に画素データを再符号化することにより各画素デ
ータを元のビット数よりも少ないビット数に圧縮できる
ようにしている。

画像のブロック分割の方法としては水平ライン方向の
みの分割（１次元的ADRC）、水平、垂直両方向の方形領
域による分割（２次元ADRC）、さらに複数フレームにわ
たる空間的領域を考えた分割（３次元ADRC）が提案され
ている（例えば、特開昭61−144990号公報、特開昭61−
144989号公報、さらに特開昭62−92620号公報参照）。

３次元ADRCではブロック毎に２フレーム間の動き検出
を行ない、静止ブロックでは例えば後のフレームのデー
タは送らずに、いわゆる駒落しを行なうことで、さらに
効率のよい符号化ができる。もっとも、この場合には、
各ブロックに１ビットの動き情報コードを必要とする
が、静止領域では1/2のデータ圧縮ができる。

再符号化時の各ブロック毎のビット数の割り当ては、
元の画素データのビット数より少ない一定値として、各
ブロック毎のダイナミックレンジに応じて量子化ステッ
プ幅を変える方式（以下固定長ADRCと称する；前掲公報
参照）の外に、各ブロック毎のダイナミックレンジの大
きさに応じて各ブロック毎の割り当てビット数を変える
方式（以下可変長ADRCと称する）も提案している（例え
ば特開昭61−147689号公報参照）。

第３図は可変長ADRC方式のシステムの構成例を示すも
のである。

すなわち、入力端子（１）を通じたテレビジョン信号
はA/Dコンバータ（２）に供給されて、例えば各画素が
８ビットのデジタルデータに変換される。このデジタル
データはブロック分割回路（３）に供給されて、例えば
３ライン×６画素の２次元小ブロック毎にブロック分割
される。各ブロック毎のデータは最大値最小値検出回路
（４）に供給され、各ブロック内の画素データの最大値
MAXと最小値MINを求める。

ブロック分割回路（３）からのブロック毎のデータ
は、また、検出回路（４）における遅延時間分の遅延回
路（５）を通じて減算回路（６）に供給される。この減
算回路（６）には検出回路（４）からのそのブロック内
の最小値MINが供給され、このブロックの各画素データ
からブロック内最小値MINが減算されて差分データΔDAT
Aが得られる。そして、その差分データΔDATAが適応型
エンコーダ（７）に供給される。

一方、検出回路（４）からの各ブロック毎の最大値MA
X及び最小値MINのデータは、ダイナミックレンジ検出回
路（８）に供給されて、MAX−MIN＝DRとして、ブロック
内ダイナミックレンジDRが検出されるとともに、このダ
イナミックレンジDRに応じたブロック内割当てビット数
BITSを示す情報が形成される。そして、この検出回路
（８）からのDR及びBITSの情報がエンコーダ（７）に供
給され、これより差分データΔDATAが、元の８ビットよ
り少ないビット数に圧縮されたデータBPLとされる。可
変長ADRCでは、このデータBPLはブロック内ではビット
数は同じであるが、ブロックが異なればそのブロック内
ダイナミックレンジに応じて異なる。

１ブロック内の画素データは、最小値MINから最大値M
AX迄のダイナミックレンジDR内に属している。適応型エ
ンコーダではブロック内ダイミックレンジDRをブロック
内割当てビット数BITSに応じて分割し、各分割レベル範
囲に対応したコードを設定し、各画素データがどのレベ
ル範囲に属するかを判定して、各画素に対し、その属す
るレベル範囲に対応したコードを出力データBPLとす
る。

この場合の符号化方法の例としては、復号時、各レベ
ル範囲の復号データとしてどの代表レベルを用いるかに
より第４図と第５図に示すような２通りの方法が提案さ
れている。但し、両図の例では説明の簡単のため、出力
データBPLのビット数を２ビットとしている。

第４図の例ではブロック内ダイナミックレンジDRを2
^BITS＝４個に等分割し、各分割レベル範囲の中央値L0,L
1,L2,L3を復号時の値として利用している。この方法で
は量子化歪を小さくできる。この符号化方法をノー・エ
ッジ・マッチングと称し、以下NEMと略称する。

第５図の例は代表最小レベルL0は最小値MIN,代表最大
レベルL3は最大値MAXとした場合である。すなわち、こ
の場合、ダイナミックレンジを（2^BITS+1−２）＝６個
に分割し、最も最小レベル側の分割レベル範囲の代表レ
ベルとして最小値MINを用い、また、最も最大レベル側
の分割レベル範囲の代表レベルとして最大値MAXを用い
る。そして、その間は、分割レベルの２つ毎に分け、そ
れぞれ２分割レベルの境界のレベルを代表レベルL1,L2
とする。

この方法によれば、最小値MIN、最大値MAXを有する画
素データが１ブロック内に必ず存在しているので、誤差
が０の符号化コードを多くすることができるという利点
がある。この符号化方法をエッジ・マッチングと称し、
以下EMと略称する。

エンコーダ（７）の出力データBPLは次の演算式で定
義される。

NEMの場合、 EMの場合、（固定長ADRCの場合には割り当てビット数BITSが一定で
ある）こうして得られた出力データBPLは出力端子（9₁）を
通じて伝送される。これとともに、ブロック内ダイナミ
ックレンジDR及びブロック内最小値MINが出力端子
（9₂）及び（9₃）を通じて伝送される。

この場合、データBPLの他に伝送する付加コードとし
てはダイナミックレンジDRとブロック内最大値MAX又は
ブロック内最小値MINとブロック内最大値MAXであっても
よい。伝送されたデータBPLは復号側の入力端子（11₁）
を通じて適応型デコーダ（12）に供給される。また、伝
送されたブロック内ダイナミックレンジDRは、入力端子
（11₃）を通じて適応型デコーダ（12）に供給されると
ともにBITS検出回路（13）に供給され、ブロック内ダイ
ナミックレンジDRに応じた割当てビット数BITSがこれに
より得られ、この情報BITSが適応型デコーダ（12）に供
給される。

また、伝送されたブロック内最小値MINは、入力端子
（11₂）を通じて加算回路（14）に供給される。

適応型デコーダ（12）では、第４図及び第５図に示し
たように、各分割レベル範囲の符号化コードBPLから、
代表レベルL0,L1,L2,L3のそれぞれより最小値MINを減算
した差分データΔDATA^＊を得、これを加算回路（14）に
供給し、復号画素データDATA^＊を得る。この復号画素デ
ータDATA^＊はブロック毎のデータであるので、ブロック
分解回路（15）において、ブロックが分解されて、元の
時系列の画素データに戻され、これがD/Aコンバータ（1
6）によりアナログ信号に戻され、出力端子（17）に導
出される。

デコーダ（12）で行われる演算は次式のように表わす
ことができる。

NEMの場合、 EMの場合、但し、BITS＝０のとき、NEMとEMとで同一とする。

〔発明が解決しようとする課題〕

ところで、上述のADRC方式の適応型エンコーダ（７）
における演算においては、符号化方法がNEMでもEMでも
前記（１）式、（２）式に示したように除算を含んでい
るため、このエンコーダをハードウエアで構成しようと
すると簡単には実現できない。

また、符号化方法がEMのときは（２）式に示されるよ
うに、乗算にも２のべき乗以外の数を含んでおり、さら
にハードウエアでの実現を困難にしている。

そして、エンコーダをIC化しようとしたとき、NEMとE
Mのどちらの符号化方法にも対応できるハードウエアで
あることが望ましいが、（１）式、（２）式の演算をそ
れぞれ行なうハードウエアを２系列持つのでは構成が複
雑となって好ましくない。

この発明は以上のような不都合をすべて解消できるも
のを提供しようとするものである。

〔課題を解決するための手段〕

上記目的を達成するため、この発明による高能率符号
化装置の特に符号化手段においては、第１の符号化方法
と第２の符号化方法が選択可能であり、第１の符号化方
法のときは、第１の演算式、を行ない、第２の符号化方法のときは、第２の演算式、なる演算を行なうもので、この演算手段として、上記第
１又は第２の演算式のうち、減算手段（25）によって得
られた差分データΔDATAに乗算すべきデータを得る手段
（26）（33）と、差分データΔDATAに乗算すべきデータ
と差分データΔDATAとを乗算する乗算手段（27）（34）
と、この乗算手段（27）（34）の乗算出力に対応したデ
ータの小数点以下を切り捨てるか、または四捨五入し
て、出力データBPLを得る手段（28）（35）とを備え
る。

〔作用〕

第１又は第２の演算式のうち、差分データΔDATAに乗
算すべきデータを得る手段（26）（33）からのデータと
減算手段（25）からのデータとが乗算手段（27）（34）
にて、乗算され、そして出力データBPLを得る手段（2
8）（35）によって、第１の符号化方法が選択されたと
きは、乗算手段（27）（34）の乗算出力に対して切り捨
ての演算が行なわれ、第２の符号化方法が選択されたと
きは、乗算出力に対して四捨五入の演算がされる。

〔実施例〕

第１図は前述した適応型エンコーダの一実施例を示す
図であり、画素データは８ビットであり、また、可変長
ADRCの場合であり、出力データBPLは最大４ビットの場
合の例である。

第１図において、（26）は変換回路であり、第３図例
のダイナミックレンジ検出回路（８）からダイナミック
レンジDRを示すデータならびに割当てビット数BITSを示
すデータが、それぞれ入力端子（22）そして（23）を通
じて、この変換回路（26）に供給される。また、この変
換回路（26）には、符号化方法がNEMかEMかの選択信号
が入力端子（24）を通じて供給される。この変換回路
（26）にはROMが備えられている。そして、このROMに
は、上述した（１）（２）式の差分データに乗算すべ
き、2^BITS/DR又は（2^BITS−１）/DRの値に対応したデー
タが予め記憶されている。そして、符号化方法がNEMの
場合には、供給されたDRならびにBITSに応じて、2^BITS/
DRに対応したデータが、また符号化方法がEMの場合に
は、（2^BITS−１）/DRに対応したデータが、変換回路
（26）によって得られる（以下、2^BITS/DR又は（2^BITS
−１）/DR対応したデータをRECIPと称する）。

ここで、変換回路（26）等の規模を考慮したRECIPを
表わすための最適なビット数について以下に説明する。

まず、RECIPの整数部を表わすためのビット数につい
て、場合分けして考えてみる。

（ａ）ダイナミックレンジDR＝０の場合 BPLについては、考慮する必要はないのでRECIPについ
も考慮する必要なし。

（ｂ） BITS＝０の場合 BPLは無いので、RECIPについても考慮する必要なし。

（ｃ）ダイナミックレンジDR≧2^BITS−１の場合この場合、DRは与えられたBITSで表わし得る表現階調
よりも少ないので、BPLは上述した（１），（２）式に
従ったものとしてもよいが、BPL＝INT（DATA−MIN）又
はBPL＝RND（DATA−MIN）となるようにしてもよい。

もし、BPLを（１），（２）式に従ったものとする場
合には、BITSが最大４ビットの時RECIPのとり得る範囲
は０≦RECIP≦16となる。この最大16までのRECIPを表わ
そうとすると、整数部は、５ビット必要である。

ところが、上述のようにDR≧2^BITS−１の場合には、B
PL＝INT（DATA−MIN）又はBPL＝RND（DATA−MIN）とな
るようにすれば、RECIP＝１としてよい。したがって、D
R＜2^BITS−１の場合も含めて、RECIPのとり得る範囲は
０≦RECIP≦１となり、RECIPを表わすための整数は１ビ
ットでよい。これは、RECIPを（１），（２）式どおり
とする場合よりもRECIPの整数部を表わすビット数が４
ビット少なく、変換回路（26）の規模も、その分小さく
することができる。

したがって、DR≧2^BITS−１の場合には、RECIP＝１と
するようにして、RECIPの整数部は１ビットとする。

次に、RECIPの小数点以下を表わすためのビット数に
ついて説明する。

RECIPを正確に表わすためには、小数点以下について
のビット数を多くすることが考えられる。しかし、以下
に述べるように、ビット数を多くするだけでは解決でき
ない問題がある。

つまり、例えば、RECIPの小数点以下をＮビットで表
わすとして、Ｎ＝15,DR＝76,BITS＝1,DATA−MIN＝38
で、NEMの場合には、以下のようにしてBPLを算出するこ
とが考えられる。

この値を四捨五入してBPLを算出すると、ところが、BPLを筆算で演算すると、となり、先の演算と結果が異ったものとなっている。

これは、RECIPが量子化される際に小数点以下の四捨
五入が行われたために生じたものである。このため、RE
CIPの量子化の際に四捨五入が行われる限り、これは発
生するものである。

そこで、RECIPの量子化の際に小数点以下の四捨五入
を行わずに、切り上げるようにすることが考えられる。
つまり、上述の例において、RECIPは862.3…の小数点以
下を切り上げて863とする。すると、となり、筆算で行なった結果と一致する。したがって、
RECIPの小数点以下を表わすビット数を定めるとき、必
ず、切り上げを行なうこととする。そして、画素データ
が８ビット、そして出力データBPLが４ビットの場合、R
ECIPの小数点以下のビット数は、切り上げを行なって正
確な結果が得られるだけのものは、シミュレーションの
結果、15ビット必要であった。

したがって、この例では、RECIPの整数部は１ビット
そして小数点以下は15ビットとなっている。

このRECIPは変換回路（26）から乗算回路（27）の一
方の入力端に供給される。

（25）は減算回路であり、第３図例の遅延回路（５）
を通じたテレビジョン信号のブロック毎の画素データDA
TAが入力端子（20）を通じてこの減算回路（25）に供給
されるとともにそのブロック内最小値MIN（８ビット）
がこの減算回路（25）に供給され、これより差分データ
ΔDATA＝DATA−MIN（８ビット）が得られる。そして、
この差分データΔDATAが乗算回路（27）に供給される。
そして、この乗算回路（27）にて、差分データΔDATAと
RECIPとの乗算が行なわれる。なお、この第１図例にお
いては、RECIPは16ビットとしたので、この16ビットのR
ECIPと８ビットのΔDATAとの乗算回路（27）は８ビット
×16ビットのものが用いられている。乗算回路（27）の
乗算結果はクリップ、切捨て、又は四捨五入されたもの
に変換するためのROMを有する丸め回路（28）に供給さ
れる。

この変換回路（28）には、上述した入力端子（24）か
ら符号化方法がNEMかEMかの選択信号も供給される。

符号化方法がEMの場合、丸め回路（28）によって、乗
算回路（27）からの乗算結果の小数点以下を四捨五入し
た、４ビットの出力データBPLが得られる。

符号化方法がNEMの場合、丸め回路（28）は乗算回路
（27）からの乗算結果の小数点以下を切り捨てたものを
得る。そして、NEMの場合の出力データBPLが得られる。
ここで、上述したNEMの場合の出力データBPLを表す演算
式を再度以下に示す。

上の式（５）において、NEMの場合にはDATAがMAX値の
時、ΔDATAがDRと等しくなり、ΔDATA×2^BITS/DR＝2
^BITSとなってしまう。BPLは０〜2^BITS−１までのコー
ド、つまり、第１図例の場合には４ビットまでのコード
であり、2^BITSを表わすコードは用意されていない。そ
こで、乗算回路（27）の出力データの整数部のビット数
をBPLのビット数よりも１ビット多い５ビットとして、2
^BITSも表わすことができるようにする。そして、丸め回
路（28）へ供給される乗算結果のデータ2^BITSの場合に
は、このデータがクリップされ、BPLが2^BITS−１となる
ように、なされている。上述したようにして、乗算回路
（27）の出力データのビット数は、NEMそしてEMの両方
法を考慮して、整数部が５ビット、小数点以下が１ビッ
トの計６ビットとなっている。

なお、第１図において、（29）〜（32）は高速処理す
るためのパイプラインレジスタである。これらのレジス
タ（29）〜（32）は、各回路（25）〜（28）が充分高速
で動作するのであれば、必ずしも必要ではない。

第２図は適応型エンコーダの他の実施例を示す図であ
る。

なお、この第２図例は、RECIPを浮動小数点方式で表
わすことによって、乗算回路が第１図例のものよりも小
型のものでよいようにしたものであり、以下、その原理
を述べる。

第１図例の場合のRECIPは次の式（６），（７）式で
表わすことができる。

NEMの場合、 EMの場合、ただし、Ｎは小数点以下のビット数を示し、“切り上
げ｛｝”は｛｝内の値の小数点以下が０でない場合に、
小数点以下を切り上げることを意味する。

この（６）（７）式のようにしてRECIPが表わされる
場合には、RECIPが小さく、上位ビットのほとんどが０
となり、実質的な有効数字が少ない場合でも、Ｎビット
全てが使用され乗算されてしまっている。

そこで、この第２図例では、RECIPが小さい場合に
は、RECIPの有効数字を左へシフトして、最上位ビット
に必ず１が立つようにして、このRECIPとΔDATAとの乗
算を行ない、この乗算の後に、シフトした分だけ右へシ
フトするものである。

さて、シフトすべき桁数をSHIFTとすると、このSHIFT
は以下の（８）（９）式で表わすことができる。

NEM時、 SHIFT＝INT（log₂ DR−BITS） ……（８） EM時、 SHIFT＝INT｛log₂ DR−log₂（2^BITS−１）｝……（９）上の（８），（９）で示したSHIFTだけ有効数字を左
へシフトしたRECIPは次の（10），（11）式で表わすこ
とができる。

NEM時、 EM時、このようにして、上の（10），（11）式で表わされ
た、RECIPとΔDATAとの乗算を行ない、この乗算結果をS
HIFTだけ、右へシフトすれば、乗算回路の規模を小さく
することができる。つまり、RECIPを表わすビット数を
少なくすることができる。なお、画素データが８ビッ
ト、出力データBPLが４ビットの場合には、シミュレー
ションの結果Ｎ＝11ビットで充分であることが判った。

以下、この第２図例を具体的に述べる。なお、この第
２図例は、第１図例と同様に、画素データは８ビット、
出力データBPLは最大４ビットの可変長の場合の例であ
り、第１図例と同様なものには同一符号が付してある。

第２図において、（33）は変換回路であり、ダイナミ
ックレンジDRを示すデータそして割当てビット数を示す
データが、それぞれ入力端子（22）そして（23）を通じ
て、この変換回路（33）に供給される。そして、入力端
子（24）を通じて、符号化方法がNEMがEMかの選択信号
が、変換回路（33）に供給される。この変換回路（33）
には、ROMが備えられており、上述した（10）式又は（1
1）式に示したRECIPに対応したデータが予め記憶されて
いる。そして、供給されるダイナミックレンジDR、ビッ
ト数BITSそして、NEM又はEMかの選択信号に応じたRECIP
に対応したデータ（12ビット）が乗算回路（34）に、そ
して、SHIFTを示すデータ（３ビット）がROMを有する丸
め回路（35）に供給される。

乗算回路（34）には、上述したRECIPに対応したデー
タならびに、減算回路（25）から差分データΔDATA（８
ビット）が供給される。そして、この乗算回路（34）に
て、差分データΔDATAとRECIPに対応したデータとの乗
算が行なわれる。この乗算回路（34）は８ビット×12ビ
ット、のものが用いられており、第１図例の乗算回路
（27）（８ビット×16ビット）よりも、小型化されてい
る。この乗算回路（34）の乗算結果は、丸め回路（35）
に供給される。

丸め回路（35）によって、回路（33）から供給される
SHIFTを示すデータに応じて、乗算回路（34）からの乗
算結果が右にシフトされたものが得られる。そして、丸
め回路（35）は、第１図例の場合と同様にNEMかEMかに
よって、シフトしたデータの小数点以下が切り捨てられ
た、又は四捨五入された出力データBPLを得る。

なお、この第２図例においては、DR≦2^BITS−１の場
合は、第１図例と同様に、RECIP＝１となるようになさ
れている。また、NEM時に、DATAがMAX値でΔDATA×2
^BITS/DR＝2^BITSとなる場合には、第１図例と同様に、ク
リップして2^BITS−１となるようになされている。

なお、第２図においても（29），（36）〜（40）はパ
イプラインレジスタであり、各回路（25），（33）〜
（35）が充分高速で動作するのであれば、必ずしも必要
でない。

なお、第１図例および第２図例において、変換回路
（26），（33）はROMを用いてRECIPやSHIFTの発生が行
なわれているが、繰り返し法を行なったり、ロジックで
構成してもよい。

また、丸め回路（28），（35）もロジックで構成した
ものでもよい。

なお、上述した例では、可変長ADRCの場合について説
明したが、固定長ADRCではBITSが一定となるのみで、全
く同様に適用可能である。

〔発明の効果〕

以上のようにこの発明によれば、テレビジョン信号の
高能率符号化を行なう装置において、符号化演算におけ
る乗算を、変換テーブルを用いて、乗算に置換して行な
うようになされているので、構成簡単で処理速度が速
く、しかもIC化に適した高能率符号化装置を実現できる
という効果がある。

さらに、この発明ではテレビジョン信号の任意のブロ
ックサイズに対して、適用可能である。

【図面の簡単な説明】

第１図はこの発明による高能率符号化装置のエンコーダ
の一実施例を示す図、第２図はこの発明による高能率符
号化装置のエンコーダの他の実施例を示す図、第３図は
高能率符号化装置の一例のブロック図、第４図は第１の
符号化方法（NEM）の説明図、第５図は第２の符号化方
法（EM）の説明図である。（25）は減算回路、（26），（33）は変換回路、（27）
（34）は乗算回路、（28），（35）は丸め回路であ
る。

Claims

(57)【特許請求の範囲】

【請求項１】デジタルテレビジョン信号の所定のブロッ
ク内に含まれる複数の画素データの最大値及び上記複数
の画素データの最小値を求める手段と、上記最小値を上記複数の画素データの各々から減算して
差分データをΔDATAを得る減算手段と、上記最大値及び最小値から上記ブロック毎のダイナミッ
クレンジDRを検出する手段と、上記検出されたダイナミックレンジに応じて上記差分デ
ータΔDATAを元の画素データより少ないビット数BITSで
符号化する手段と、上記ダイナミックレンジの情報、上記最大値、上記最小
値の内の少なくとも２個の付加コードと上記符号化され
た符号化コードBPLを伝送する手段とからなる装置であ
って、上記符号化する手段では、第１の符号化方法と第２の符
号化方法が選択可能であり、第１の符号化方法のとき
は、第１の演算式、なる演算を行ない、第２の符号化方法のときは、第２の演算式、なる演算を行なうもので、この演算手段として、上記第１の符号化方法と上記第２の符号化方法との選択
信号と、上記ダイナミックレンジDRと、上記ビット数BI
TSとを受け、上記第１の符号化方法と上記第２の符号化
方法との選択信号に応じて、上記第１又は第２の演算式
のうち、上記差分データΔDATAに乗算すべきデータを得
る手段と、上記差分データΔDATAに乗算すべきデータと上記減算手
段によって得た差分データΔDATAとを乗算する乗算手段
と、上記乗算手段の乗算出力と、上記第１の符号化方法と上
記第２の符号化方法との選択信号を受け、上記第１の符
号化方法が選択されたときは、切り捨て、上記第２の符
号化方法が選択されたときは、四捨五入をなして、出力
データBPLを得る手段と、を備えるテレビジョン信号の高能率符号化装置。