JP2570795B2

JP2570795B2 - テレビジョン信号の高能率符号化装置

Info

Publication number: JP2570795B2
Application number: JP4662388A
Authority: JP
Inventors: 雅之服部; 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH01221083A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はテレビジョン信号の高能率符号化装置に関
し、特にそのエンコード部の技術に関する。

〔発明の概要〕

この発明はデジタルテレビジョン信号をブロック化
し、そのブロック毎のダイナミックレンジを検出して、
このブロック毎のダイナミックレンジが画面全体のダイ
ナミックレンジより小さいことを利用してテレビジョン
信号の高能率符号化を行なう装置において、符号化演算
の結果の値を予め各割当てビット数BITS毎に分割された
複数の変換テーブルとしてのメモリに記憶し、この複数
のメモリのうち、割当てビット数BITSに対応したメモリ
からの出力値を選択するようにして、簡単な構成でかつ
メモリとしての規模が小さなもので、符号化演算手段を
実現したものである。

〔従来の技術〕

テレビジョン信号の高能率符号化方式として本発明者
等は適応型ダイナミック・レンジ符号化方式（以下ADRC
方式と称する）を提案した（1986年12月11日社団法人電
子通信学会発表MR86−43）。

このADRC方式は、テレビジョン信号の持つ強い時空間
の相関を利用した符号化方式である。

すなわち、画像をブロック分割すると、各ブロックは
局所的相関により、小さなダイナミックレンジしか持た
ないことが多い。そこで、このADRC方式では画像をブロ
ック分割し、各ブロックのダイナミックレンジを求め、
適応的に画素データを再符号化することにより各画素デ
ータを元のビット数よりも少ないビット数に圧縮できる
ようにしている。

画像のブロック分割の方法としては水平ライン方向の
みの分割（１次元的ADRC）、水平、垂直両方向の方形領
域による分割（２次元ADRC）、さらに複数フレームにわ
たる空間的領域を考えた分割（３次元ADRC）が提案され
ている（例えば、特開昭61−144990号公報、特開昭61−
144989号公報、さらに特開昭62−92620号公報参照）。

３次元ADRCではブロック毎に２フレーム間の動き検出
を行ない、静止ブロックでは例えば後のフレームのデー
タは送らずに、いわゆる駒落しを行なうことで、さらに
効率のよい符号化ができる。もっとも、この場合には、
各ブロックに１ビットの動き情報コードを必要とする
が、静止領域では1/2のデータ圧縮ができる。

再符号化時の各ブロック毎のビット数の割り当ては、
元の画素データのビット数より少ない一定値として、各
ブロック毎のダイナミックレンジに応じて量子化ステッ
プ幅を変える方式（以下固定長ADRCと称する；前掲公報
参照）の外に、各ブロック毎のダイナミックレンジの大
きさに応じて各ブロック毎の割り当てビット数を変える
方式（以下可変長ADRCと称する）も提案している（例え
ば特開昭61−147689号公報参照）。

第２図は可変長ADRC方式のシステムの構成例を示すも
のである。

すなわち、入力端子（１）を通じたテレビジョン信号
はA/Dコンバータ（２）に供給されて、例えば各画素が
８ビットのデジタルデータに変換される。このデジタル
データはブロック分割回路（３）に供給されて、例えば
３ライン×６画素の２次元小ブロック毎にブロック分割
される。各ブロック毎のデータは最大値最小値検出回路
（４）に供給され、各ブロック内の画素データの最大値
MAXと最小値MINを求める。

ブロック分割回路（３）からのブロック毎のデータ
は、また、検出回路（４）における遅延時間分の遅延回
路（５）を通じて減算回路（６）に供給される。この減
算回路（６）には検出回路（４）からのそのブロック内
の最小値MINが供給され、このブロックの各画素データ
からブロック内最小値MINが減算されて差分データΔDAT
Aが得られる。そして、その差分データΔDATAが適応型
エンコーダ（７）に供給される。

一方、検出回路（４）からの各ブロック毎の最大値MA
X及び最小値MINのデータは、ダイナミックレンジ検出回
路（８）に供給されて、MAX−MIN＝DRとして、ブロック
内ダイナミックレンジDRが検出されるとともに、このダ
イナミックレンジDRに応じたブロック内割当てビット数
BITSを示す情報が形成される。そして、この検出回路
（８）からのDR及びBITSの情報がエンコーダ（７）に供
給され、これより差分データΔDATAが、元の８ビットよ
り少ないビット数に圧縮されたデータBPLとされる。可
変長ADRCでは、このデータBPLはブロック内ではビット
数は同じであるが、ブロックが異なればそのブロック内
ダイナミックレンジに応じて異なる。

１ブロック内の画素データは、最小値MINから最大値M
AX迄のダイナミックレンジDR内に属している。適応型エ
ンコーダではブロック内ダイナミックレンジDRをブロッ
ク内割当てビット数BITSに応じて分割し、各分割レベル
範囲に対応したコードを設定し、各画素データがどのレ
ベル範囲に属するかを判定して、各画素に対し、その属
するレベル範囲に対応したコードを出力データBPLとす
る。

この場合の符号化方法の例としては、復号時、各レベ
ル範囲の復号データとしてどの代表レベルを用いるかに
より第３図と第４図に示すような２通りの方法が提案さ
れている。但し、両図の例では説明の簡単のため、出力
データBPLのビット数を２ビットとしている。

第３図の例ではブロック内ダイナミックレンジDRを2
^BITS＝４個に等分割し、各分割レベル範囲の中央値L0,L
1,L2,L3を復号時の値として利用している。この方法で
は量子化歪を小さくできる。この符号化方法をノー・エ
ッジ・マッチングと称し、以下NEMと略称する。

第４図の例は代表最小レベルL0は最小値MIN,代表最大
レベルL3は最大値MAXとした場合である。すなわち、こ
の場合、ダイナミックレンジを（2^BITS+1−２）＝６個
に分割し、最も最小レベル側の分割レベル範囲の代表レ
ベルとして最小値MINを用い、また、最も最大レベル側
の分割レベル範囲の代表レベルとして最大値MAXを用い
る。そして、その間は、分割レベルの２つ毎に分け、そ
れぞれ２分割レベルの境界のレベルを代表レベルL1,L2
とする。

この方法によれば、最小値MIN、最大値MAXを有する画
素データが１ブロックに必ず存在しているので、誤差が
０の符号化コードを多くすることができるという利点が
ある。この符号化方法をエッジ・マッチングと称し、以
下EMと略称する。

エンコーダ（７）の出力データBPLは次式で定義され
る。

NEMの場合、 EMの場合、（固定長ADRCの場合には割り当てビット数BITSが一定で
ある）こうして得られた出力データBPLは出力端子（9₁）を
通じて伝送される。これとともに、ブロック内ダイナミ
ックレンジDR及びブロック内最小値MINが出力端子
（9₂）及び（9₃）を通じて伝送される。

この場合、データBPLの他に伝送する付加コードとし
てはダイナミックレンジDRとブロック内最大値MAX又は
ブロック内最小値MINとブロック内最大値MAXであっても
よい。伝送されたデータBPLは復号側の入力端子（11₁）
を通じて適応型デコーダ（12）に供給される。また、伝
送されたブロック内ダイナミックレンジDRは、入力端子
（11₃）を通じて適応型デコーダ（12）に供給されると
ともにBITS検出回路（13）に供給され、ブロック内ダイ
ナミックレンジDRに応じた割当てビット数BITSがこれよ
り得られ、この情報BITSが適応型デコーダ（12）に供給
される。

また、伝送されたブロック内最小値MINは、入力端子
（11₂）を通じて加算回路（14）に供給される。

適応型デコーダ（12）では、第３図及び第４図に示し
たように、各分割レベル範囲の符号化コードBPLから、
代表レベルL0,L1,L2,L3のそれぞれより最小値MINを減算
した差分データΔDATA^＊を得、これを加算回路（14）に
供給し、復号画素データDATA^＊を得る。この復号画素デ
ータDATA^＊はブロック毎のデータであるので、ブロック
分解回路（15）において、ブロックが分解されて、元の
時系列の画素データに戻され、これがD/Aコンバータ（1
6）によりアナログ信号に戻され、出力端子（17）に導
出される。

デコーダ（12）で行われる演算は次式のように表わす
ことができる。

NENの場合、 EMの場合、但し、BITS＝０のとき、NEMとEMとで同一とする。

〔発明が解決しようとする課題〕

ところで、上述のADRC方式の適応型エンコーダ（７）
における演算においては、符号化方法がNEMでもEMでも
前記（１）式、（２）式に示したように除算を含んでい
るため、このエンコーダをハードウエアで構成しようと
すると簡単には実現できない。

また、符号化方法がEMのときは（２）式に示されるよ
うに、乗算にも２のべき乗以外の数を含んでおり、さら
にハードウエアでの実現を困難にしている。

そこで、上述した（１）式、（２）式において、ダイ
ナミックレンジDR、ビット数BITS、差分データΔDATAの
値を変化させて得られた演算結果である出力データBPL
を予めメモリに記憶しておく。そして、検出されたダイ
ナミックレンジDR、差分データΔDATA、ビット数BITSを
入力として、これらに従って、出力データBPLを上述し
たメモリから得るようにすることが考えられる。このよ
うにすれば、演算結果そのものがメモリに記憶されてい
るので、上記（１）式、（２）式の演算過程における、
例えば、除算の困難さや、計算精度等の問題が無い。

しかし、上述のようなものでは、メモリの規模が大き
くなってしまう。例えば、ダイナミックレンジDRが８ビ
ット、差分データΔDATAが８ビット、そして、割当てビ
ット数がBITSが３ビットの場合、NEM又はEM用のどちら
かのみのものであっても、メモリとしては64K×４×４
（ビット）の大きさのものが必要となってしまい、動作
速度も遅いものとなってしまう。

〔課題を解決するための手段〕

この発明は、テレビジョン信号の高能率符号化装置の
特に符号化手段において、元の画素データより少ない割
当てビット数BITSがｎ（ｎ＝1,2,3,4,‥‥）のとき、符
号化の演算結果の値を各ｎビット毎に記憶するｎ個の変
換テーブル（25）〜（28）と、このｎ個の変換テーブル
（25）〜（28）のうちのいずれか１つの変換テーブルか
らの出力を選択するセレクタ（29）とを備える。

〔作用〕

ｎ個の変換テーブル（25）〜（28）は、差分データΔ
DATAの値とダイナミックレンジDRの値とに対応した演算
結果の値を各ｎビット毎に出力する。そして、セレクタ
（29）は割当てビット数BITSを受け、ｎ個の変換テーブ
ル（25）〜（28）のうちの、上記割当てビット数BITSに
対応する変換テーブルからの出力を選択する。

〔実施例〕

第１図は、この発明の適応型エンコーダの一実施例を
示す図であり、画素データは８ビット、そして割当てビ
ット数BITSは最大４ビットの可変長ADRCの場合の例であ
る。

同図において、（24）は減算回路で、第２図例の遅延
回路（５）を通じたテレビジョン信号のブロック化後の
画素データΔDATAが入力端（20）を通じて、この減算回
路（24）に供給される。また、この減算回路（24）に
は、入力端（21）を通じて、そのブロック内最小値MIN
が供給され、画素データDATAとこの最小値MINとの差分
データΔDATA＝DATA−MIN（８ビット）が得られる。

（25）〜（28）は変換テーブルで、それぞれ４ビット
用RAM（64K×４）、３ビット用RAM（64K×３）、２ビッ
ト用RAM（64K×２）、そして１ビット用RAM（64K×１）
であり、これら変換テーブル（25）〜（28）のトータル
としての規模は64K×10ビットとなる。これら変換テー
ブルとしてのRAM（25）〜（28）には、符号化方法がNEM
又はEMの場合の出力データBPLの演算式（１）又は
（２）によって演算されたBPLの値が記憶される。そし
て、４ビット用RAM（25）には、ビット数BITSが４ビッ
トの場合の出力データBPL値が記憶され、３ビット用RAM
（26）にはビット数BITSが３ビットの場合の出力データ
BPLの値、２ビット用RAM（27）はビット数BITSが２ビッ
トの場合の出力データBPLの値、そして１ビット用RAM
（28）にはビット数BITSが１ビットの場合の出力データ
BPLの値が記憶される。

このRAM（25）〜（28）のそれぞれには、上述した減
算回路（24）からの差分データΔDATAと、入力端（22）
を通じてダイナミックレンジDR（８ビット）とが供給さ
れる。そして、供給された差分データΔDATAとダイナミ
ックレンジDRとに対応した演算結果としてのデータBPL
がRAM（25）〜（28）からセレクタ（29）に供給され
る。

なお、符号化方法がNEMかEMかに応じて、その符号化
方法に対応したデータBPLをRAM（25）〜（28）に書き込
むための回路（図示せず）があり、NEMかEMかによっ
て、RAM（25）〜（28）の内容は書き換えられるように
なされている。例えば、NEMとEMとの両方法に対応した
演算結果の値であるデータBPLを、例えば512K×４ビッ
トのROMに記憶させておき、この512K×４ビットのROMに
NEMかEMかを選択する選択信号を供給する。そして、こ
の512K×４ビットのROMからNEM又はEMの場合の演算結果
の値が各ビット用RAM（25）〜（28）に書き込まれるよ
うになっている。また、上述したROMではなく、演算式
（１），（２）を演算するコンピュータを設けておき、
NEMかEMかの場合に応じて、逐次このコンピュータで演
算を行ない、演算結果をRAM（25）〜（28）に書き込む
ようにしてもよい。

セレクタ（29）には、入力端（23）を通じて、各ブロ
ック内割当てビット数BITSが供給される。このセレクタ
（29）は割当てビット数BITSが１のときは１ビット用RA
M（28）からのデータを選択し、BITSが２のときは２ビ
ット用RAM（27）からのデータを、BITSが３のときは３
ビット用RAM（26）からのデータを、BITSが４のときは
４ビット用RAM（25）からのデータを選択する。そし
て、このセレクタ（29）は選択したデータを出力データ
BPLとする。

なお、（30）〜（38）はパイプライン処理用のレジス
タである。これらレジスタをどの程度設けるかは、各デ
バイスのスピードと要求される処理速度により決定され
る。

なお、上述した例では、演算されたBPLの値の記憶用
メモリとして、RAMが用いられたが、NEMそしてEMの両方
法の場合の各ビット数BITS毎の出力データBPLの値を記
憶したROMを用い、そして符号化方法がNEMかEMかによっ
て、このROMからの出力データPBLの値を選択するように
してもよい。

なお、上述した例は可変長ADRCの場合の例であるが、
１ビットから４ビットまでの固定長ADRC用のエンコーダ
として使用可能であり、汎用性が高い。

〔発明の効果〕

この発明によれば、テレビジョン信号の高能率符号化
を行なう装置において、符号化演算の結果の値を予め各
割当てビット数BITS毎に分割された変換テーブルとして
のメモリに記憶し、符号化すべきテレビジョン信号のブ
ロック内割当てビット数BITSに対応したメモリからの出
力値が出力データBPLとなるようになされているので、
簡単な構成で符号化演算を行なうことができるととも
に、個々のメモリとしての規模が小さいものを使用でき
るという効果がある。

さらに、この発明はテレビジョン信号の任意のブロッ
クサイズに対して適用可能である。

【図面の簡単な説明】

第１図はこの発明による高能率符号化装置のエンコーダ
の一例のブロック図、第２図は高能率符号化装置の一例
のブロック図、第３図は第１の符号化方法（NEM）の説
明図、第４図は第２の符号化方法（EM）の説明図であ
る。（24）は減算回路、（25）は４ビット用RAM、（26）は
３ビット用RAM、（27）は２ビット用RAM、（28）は１ビ
ット用RAM、（29）はセレクタである。

Claims

(57)【特許請求の範囲】

【請求項１】デジタルテレビジョン信号の所定のブロッ
ク内に含まれる複数の画素データの最大値及び上記複数
の画素データの最小値を求める手段と、上記最小値を上記複数の画素データの各々から減算して
差分データΔDATAを得る減算手段と、上記最大値及び最小値から上記ブロック毎のダイナミッ
クレンジDRを検出する手段と、上記検出されたダイナミックレンジに応じて上記差分デ
ータΔDATAを元の画素データより少ないビット数BITSで
符号化する手段と、上記ダイナミックレンジの情報、上記最大値、上記最小
値の内の少なくとも２個の付加コードと上記符号化され
た符号化モードBPLを伝送する手段とからなる装置であ
って、上記符号化する手段では、あるいはなる演算を行なうもので、この演算手段として、上記ビット数BITSがｎ（ｎ＝1,2,3,‥‥）のとき上記演
算結果の値を各ｎビット毎に記憶し、上記差分データΔ
DATAの値とダイナミックレンジDRの値とに対応した演算
結果の値を、上記各ｎビット毎に出力するｎ個の変換テ
ーブルと、上記割当てビット数BITSを受け、上記ｎ個の変換テーブ
ルのうち、この割当てビット数BITSに対応する変換テー
ブルからの出力を選択するセレクタと、を備えたテレビジョン信号の高能率符号化装置。