JPH07115544A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH07115544A JPH07115544A JP26080993A JP26080993A JPH07115544A JP H07115544 A JPH07115544 A JP H07115544A JP 26080993 A JP26080993 A JP 26080993A JP 26080993 A JP26080993 A JP 26080993A JP H07115544 A JPH07115544 A JP H07115544A
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- Compression Of Band Width Or Redundancy In Fax (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 可変長符号語を固定領域に格納するフォーマ
ット処理時、必要とするメモリ容量を削減可能な映像信
号処理装置を提供する。 【構成】 各ＤＣＴブロックに割り当てられた固定領域
に格納された低域データＬＡＣはそのままＦＦＲＡＭ１
０に保存し、同一シンクブロックに格納された高域デー
タＨＡＣ０をＦＲＡＭ１０から抽出し、ワード単位でＶ
ＲＡＭ１１の前方から格納する。同様に、他シンクブロ
ックに格納された高域データＨＡＣ１をＦＲＡＭ１０か
ら抽出し、ワード単位でＶＲＡＭ１１の後方から格納す
る。この構成により、メモリ（ＶＲＡＭ１１）の容量を
大幅に削減でき、回路規模の縮小化に対し効果が大であ
る。
ット処理時、必要とするメモリ容量を削減可能な映像信
号処理装置を提供する。 【構成】 各ＤＣＴブロックに割り当てられた固定領域
に格納された低域データＬＡＣはそのままＦＦＲＡＭ１
０に保存し、同一シンクブロックに格納された高域デー
タＨＡＣ０をＦＲＡＭ１０から抽出し、ワード単位でＶ
ＲＡＭ１１の前方から格納する。同様に、他シンクブロ
ックに格納された高域データＨＡＣ１をＦＲＡＭ１０か
ら抽出し、ワード単位でＶＲＡＭ１１の後方から格納す
る。この構成により、メモリ（ＶＲＡＭ１１）の容量を
大幅に削減でき、回路規模の縮小化に対し効果が大であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル化された映像
・音声信号等を記録再生する記録・再生装置における映
像信号処理装置に関するものである。
・音声信号等を記録再生する記録・再生装置における映
像信号処理装置に関するものである。
【０００２】
【従来の技術】近年、映像・音声信号をアナログ信号の
まま磁気テープに記録するアナログＶＴＲにかわって、
高画質化、ダビング時の劣化防止等を目的としたデジタ
ルＶＴＲの開発・商品化が進められている。このような
デジタル化に伴って高能率符号化技術が重要になってき
ている。高能率符号化とは映像情報の持つ冗長成分を除
去してデータ量を圧縮する手段である。高能率符号化の
有効な手段として直交変換符号化があげられる。直交変
換とは入力される時系列信号を直交する成分（例えば、
周波数成分）に変換するもので、フーリエ変換、離散コ
サイン変換（以下、ＤＣＴと略す。）、アダマール変換
等が有名である。特にＤＣＴは映像情報に適した直交変
換として注目されている。
まま磁気テープに記録するアナログＶＴＲにかわって、
高画質化、ダビング時の劣化防止等を目的としたデジタ
ルＶＴＲの開発・商品化が進められている。このような
デジタル化に伴って高能率符号化技術が重要になってき
ている。高能率符号化とは映像情報の持つ冗長成分を除
去してデータ量を圧縮する手段である。高能率符号化の
有効な手段として直交変換符号化があげられる。直交変
換とは入力される時系列信号を直交する成分（例えば、
周波数成分）に変換するもので、フーリエ変換、離散コ
サイン変換（以下、ＤＣＴと略す。）、アダマール変換
等が有名である。特にＤＣＴは映像情報に適した直交変
換として注目されている。
【０００３】この圧縮方法を使用した記録装置として
は、特開平４−９１５８７号公報，特開平４−２７１０
７０号公報に開示されている。
は、特開平４−９１５８７号公報，特開平４−２７１０
７０号公報に開示されている。
【０００４】以下に、従来の記録再生装置について説明
する。図９は従来の映像信号処理装置のブロック図であ
る。同図において、５００は入力端子、５０１はブロッ
ク化器、５０２は直交変換／逆直交変換器（以下、直交
変換器と略す。）、５０３は量子化／逆量子化器（以
下、量子化器と略す。）、５０４は可変長符号化／復号
化器（以下、可変長符号化器と略す。）、５０５は第１
のデータ量制御器、５０６は第１のアドレス制御器、５
０７はフォーマットＲＡＭ５０９のポインタとして用い
られるＲＡＭ５０８（以下、ＦＰＲＡＭと略し。）とフ
ォーマットに用いる３個のＲＡＭ５０９ａ〜５０９ｃ
（以下、ＦＲＡＭと略す。）とＶＬＣ及びフォーマット
に用いるＲＡＭ５１０ａ〜５１０ｂ（以下、ＶＲＡＭと
略す。）とから構成されるメモリである。５１１は第２
のデータ量制御器、５１２はメモリ５０７のアドレスを
出力する第２のアドレス制御器、５１３は伝送／受信器
（以下、受信器と略す。）でメモリ５０７から供給され
た信号に誤り訂正符号等を付加し、出力端子５１４に出
力する。
する。図９は従来の映像信号処理装置のブロック図であ
る。同図において、５００は入力端子、５０１はブロッ
ク化器、５０２は直交変換／逆直交変換器（以下、直交
変換器と略す。）、５０３は量子化／逆量子化器（以
下、量子化器と略す。）、５０４は可変長符号化／復号
化器（以下、可変長符号化器と略す。）、５０５は第１
のデータ量制御器、５０６は第１のアドレス制御器、５
０７はフォーマットＲＡＭ５０９のポインタとして用い
られるＲＡＭ５０８（以下、ＦＰＲＡＭと略し。）とフ
ォーマットに用いる３個のＲＡＭ５０９ａ〜５０９ｃ
（以下、ＦＲＡＭと略す。）とＶＬＣ及びフォーマット
に用いるＲＡＭ５１０ａ〜５１０ｂ（以下、ＶＲＡＭと
略す。）とから構成されるメモリである。５１１は第２
のデータ量制御器、５１２はメモリ５０７のアドレスを
出力する第２のアドレス制御器、５１３は伝送／受信器
（以下、受信器と略す。）でメモリ５０７から供給され
た信号に誤り訂正符号等を付加し、出力端子５１４に出
力する。
【０００５】図１０はブロック化器５０１の動作を説明
するための説明図、図１１は直交変換器５０２の動作説
図、図１２はマクロブロックの構成説明図、図１３はＦ
ＲＡＭ５０９の固定領域の説明図、図１４はＦＲＡＭ５
０９のシンクブロック領域の説明図、図１５はＦＲＡＭ
５０９への可変長符号データの格納規則の説明図、図１
６はＶＲＡＭ５１０への可変長符号データの格納規則の
説明図、図１７はＦＲＡＭ５０９からＶＲＡＭ５１０へ
の可変長符号データの格納動作の説明図で、図１８は第
２のデータ量制御器５１１の構成図である。
するための説明図、図１１は直交変換器５０２の動作説
図、図１２はマクロブロックの構成説明図、図１３はＦ
ＲＡＭ５０９の固定領域の説明図、図１４はＦＲＡＭ５
０９のシンクブロック領域の説明図、図１５はＦＲＡＭ
５０９への可変長符号データの格納規則の説明図、図１
６はＶＲＡＭ５１０への可変長符号データの格納規則の
説明図、図１７はＦＲＡＭ５０９からＶＲＡＭ５１０へ
の可変長符号データの格納動作の説明図で、図１８は第
２のデータ量制御器５１１の構成図である。
【０００６】図１８において、６００は第１の入力端
子、６０１は第２の入力端子である。６０２，６０３は
第１及び第２のメモリ、６０４は第１及び第２のメモリ
６０２，６０３のアドレスを生成するアドレス演算器、
６０５はスイッチ、６０６は１６ビットのシフトレジス
タ、６０７は出力端子である。
子、６０１は第２の入力端子である。６０２，６０３は
第１及び第２のメモリ、６０４は第１及び第２のメモリ
６０２，６０３のアドレスを生成するアドレス演算器、
６０５はスイッチ、６０６は１６ビットのシフトレジス
タ、６０７は出力端子である。
【０００７】以上のように構成された従来の映像信号処
理装置について、以下その動作を説明する。初めに記録
時の動作について説明する。ブロック化器５０１は入力
端子５００に供給された１フレーム単位の映像信号（輝
度信号Ｙ、色差信号ＣR及びＣB）を水平８画素・垂直８
画素の合計６４画素の標本値からなる小ブロック（１Ｄ
ＣＴブロック）に分割する。ここで、輝度信号の小ブロ
ック４個と色差信号ＣR及びＣBの小ブロック各１個の計
６個の小ブロックで中ブロック（１マクロブロック）を
形成する。更に、中ブロック５個で大ブロック（１ビデ
オセグメント）を形成する。
理装置について、以下その動作を説明する。初めに記録
時の動作について説明する。ブロック化器５０１は入力
端子５００に供給された１フレーム単位の映像信号（輝
度信号Ｙ、色差信号ＣR及びＣB）を水平８画素・垂直８
画素の合計６４画素の標本値からなる小ブロック（１Ｄ
ＣＴブロック）に分割する。ここで、輝度信号の小ブロ
ック４個と色差信号ＣR及びＣBの小ブロック各１個の計
６個の小ブロックで中ブロック（１マクロブロック）を
形成する。更に、中ブロック５個で大ブロック（１ビデ
オセグメント）を形成する。
【０００８】ブロック化器５０１は小ブロック単位にＹ
→Ｙ→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→Ｙ→Ｃ
R→ＣBの順で直交変換器５０２に信号を出力する。図１
０の斜線で示されるブロックが中ブロックを示してお
り、画面上の異なる５箇所からこの中ブロックを５個集
めて１つの大ブロックを構成する。このようにシャフリ
ングすることによって画面上の情報量が分散され、各ビ
デオセグメントに含まれる情報量は大体等しくなる。こ
の結果、画面上で場所によって情報量に偏りがある場合
にも効率よく圧縮できるようになる。
→Ｙ→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→Ｙ→Ｃ
R→ＣBの順で直交変換器５０２に信号を出力する。図１
０の斜線で示されるブロックが中ブロックを示してお
り、画面上の異なる５箇所からこの中ブロックを５個集
めて１つの大ブロックを構成する。このようにシャフリ
ングすることによって画面上の情報量が分散され、各ビ
デオセグメントに含まれる情報量は大体等しくなる。こ
の結果、画面上で場所によって情報量に偏りがある場合
にも効率よく圧縮できるようになる。
【０００９】直交変換器５０２は、入力された小ブロッ
ク単位の信号をディスクリート・コサイン変換（ＤＣ
Ｔ）によって２次元直交変換する。この直交変換器５０
２は、小ブロックの水平方向にまずＤＣＴし、次に垂直
方向にＤＣＴする。直交された成分は、図１１に示すよ
うに水平及び垂直周波数成分の低いＤＣ信号から順番に
出力する。直交変換器５０２はブロック化器５０１から
入力される順に処理するため、出力信号もＹ→Ｙ→Ｙ→
Ｙ→ＣR→ＣBのＤＣＴブロックの順に出力される。（以
下、図１２に示すように、Ｎｏ.０〜Ｎｏ.５のＤＣＴブ
ロックをＮｏ.０マクロブロック、Ｎｏ.６〜Ｎｏ.１１
のＤＣＴブロックをＮｏ.１マクロブロック、・・・、
Ｎｏ.２４〜ＤＣＴＮｏ.２９のＤＣＴブロックをＮｏ．
４マクロブロックと定義する。）量子化器５０３は直交
変換器５０２から供給された信号をビデオセグメント単
位で量子化する。量子化器５０３に入力された直交成分
はＤＣ信号を除いて量子化される（以下、ＤＣ信号以外
の直交成分をＡＣ成分という。）。この量子化とは符号
化後のデータ量を制御するために直交成分の値を丸める
動作を呼ぶ。ＤＣＴブロックの番号順に量子化されたＡ
Ｃ成分の量子化データは、可変長符号化器５０４に出力
される。可変長符号化器５０４は、周知の２次元ハフマ
ン符号等のアルゴリズム（ゼロラン数とそれに続く非ゼ
ロ値の組み合わせから符号語を決定するもので、入力デ
ータにゼロの数が多いほどそのＤＣＴブロックの符号語
数は少なくなる。）に従って、ＤＣ信号以外の量子化デ
ータのゼロラン長とそれに続く振幅値をもとにそれぞれ
可変長の符号語データに変換する。ここで、符号語デー
タの最小長は３ビット、最大長は１６ビットである。符
号長の大きい符号は発生確率の非常に小さい、比較的大
きな振幅値の符号語データに割り当てられる。
ク単位の信号をディスクリート・コサイン変換（ＤＣ
Ｔ）によって２次元直交変換する。この直交変換器５０
２は、小ブロックの水平方向にまずＤＣＴし、次に垂直
方向にＤＣＴする。直交された成分は、図１１に示すよ
うに水平及び垂直周波数成分の低いＤＣ信号から順番に
出力する。直交変換器５０２はブロック化器５０１から
入力される順に処理するため、出力信号もＹ→Ｙ→Ｙ→
Ｙ→ＣR→ＣBのＤＣＴブロックの順に出力される。（以
下、図１２に示すように、Ｎｏ.０〜Ｎｏ.５のＤＣＴブ
ロックをＮｏ.０マクロブロック、Ｎｏ.６〜Ｎｏ.１１
のＤＣＴブロックをＮｏ.１マクロブロック、・・・、
Ｎｏ.２４〜ＤＣＴＮｏ.２９のＤＣＴブロックをＮｏ．
４マクロブロックと定義する。）量子化器５０３は直交
変換器５０２から供給された信号をビデオセグメント単
位で量子化する。量子化器５０３に入力された直交成分
はＤＣ信号を除いて量子化される（以下、ＤＣ信号以外
の直交成分をＡＣ成分という。）。この量子化とは符号
化後のデータ量を制御するために直交成分の値を丸める
動作を呼ぶ。ＤＣＴブロックの番号順に量子化されたＡ
Ｃ成分の量子化データは、可変長符号化器５０４に出力
される。可変長符号化器５０４は、周知の２次元ハフマ
ン符号等のアルゴリズム（ゼロラン数とそれに続く非ゼ
ロ値の組み合わせから符号語を決定するもので、入力デ
ータにゼロの数が多いほどそのＤＣＴブロックの符号語
数は少なくなる。）に従って、ＤＣ信号以外の量子化デ
ータのゼロラン長とそれに続く振幅値をもとにそれぞれ
可変長の符号語データに変換する。ここで、符号語デー
タの最小長は３ビット、最大長は１６ビットである。符
号長の大きい符号は発生確率の非常に小さい、比較的大
きな振幅値の符号語データに割り当てられる。
【００１０】可変長符号器５０４で符号化されたデータ
は図１４に示す５つのシンクブロック（syncblock0〜sy
ncblock4）に以下に説明する規則に従ってフォーマット
される。フォーマットされた信号は伝送器５１３によっ
てエラー訂正符号やＩＤ等の情報信号が付加された後、
出力端子５１４を通じて不図示の変調器によって変調さ
れてテープ等の記録媒体に記録される。
は図１４に示す５つのシンクブロック（syncblock0〜sy
ncblock4）に以下に説明する規則に従ってフォーマット
される。フォーマットされた信号は伝送器５１３によっ
てエラー訂正符号やＩＤ等の情報信号が付加された後、
出力端子５１４を通じて不図示の変調器によって変調さ
れてテープ等の記録媒体に記録される。
【００１１】可変長符号語のシンクブロックへのフォー
マットについて説明する。５つのシンクブロックは図１
４に示すように１６ビットのデータ幅を持ち、各シンク
ブロックは７ワードの輝度信号（Ｙ信号）の固定領域４
個と５ワードの色差信号（Ｃ R，ＣB信号）の固定領域２
個の７６バイトの領域からなる。可変長符号器５０４で
符号化された１ビデオセグメント分の可変長符号語デー
タは５つのシンクブロック（syncblock0〜syncblock4）
に分けて書き込まれる。図１３はそれぞれのブロックの
構成図であり、（ａ）が７ワードの、（ｂ）が５ワード
のブロックを表す。それぞれの先頭にはその番号に対応
したＤＣＴブロックのＤＣ信号のデータ（本装置では９
ビットとする）が書き込まれ、それに続いてＡＣ成分の
可変長符号語データがｍｓｂから順に書き込まれる。本
例では画質改善のため固定領域にはその番号に対応した
ＤＣＴブロックの符号語データを優先的に書き込むフォ
ーマットになっている。詰め込み（フォーマット）手順
を以下に示す。
マットについて説明する。５つのシンクブロックは図１
４に示すように１６ビットのデータ幅を持ち、各シンク
ブロックは７ワードの輝度信号（Ｙ信号）の固定領域４
個と５ワードの色差信号（Ｃ R，ＣB信号）の固定領域２
個の７６バイトの領域からなる。可変長符号器５０４で
符号化された１ビデオセグメント分の可変長符号語デー
タは５つのシンクブロック（syncblock0〜syncblock4）
に分けて書き込まれる。図１３はそれぞれのブロックの
構成図であり、（ａ）が７ワードの、（ｂ）が５ワード
のブロックを表す。それぞれの先頭にはその番号に対応
したＤＣＴブロックのＤＣ信号のデータ（本装置では９
ビットとする）が書き込まれ、それに続いてＡＣ成分の
可変長符号語データがｍｓｂから順に書き込まれる。本
例では画質改善のため固定領域にはその番号に対応した
ＤＣＴブロックの符号語データを優先的に書き込むフォ
ーマットになっている。詰め込み（フォーマット）手順
を以下に示す。
【００１２】Ｓｔａ０作業・・・ＤＣＴブロックＮｏ．
の対応する固定領域に格納できるだけ可変長符号語をワ
ード単位に連結して順番に格納する。この処理で格納さ
れた可変長符号語データを低域データ（ＬＡＣ）と定義
する。
の対応する固定領域に格納できるだけ可変長符号語をワ
ード単位に連結して順番に格納する。この処理で格納さ
れた可変長符号語データを低域データ（ＬＡＣ）と定義
する。
【００１３】Ｓｔａ１作業・・・同一マクロブロックに
所属する固定領域の隙間に、同一マクロブロックの固定
領域に格納しきれなかった可変長符号語データをＤＣＴ
Ｎｏ.の小さいものから格納する。この処理で格納され
た可変長符号語データを高域データ（ＨＡＣ０）と定義
する。
所属する固定領域の隙間に、同一マクロブロックの固定
領域に格納しきれなかった可変長符号語データをＤＣＴ
Ｎｏ.の小さいものから格納する。この処理で格納され
た可変長符号語データを高域データ（ＨＡＣ０）と定義
する。
【００１４】Ｓｔａ２作業・・・同一マクロブロックに
所属するＤＣＴ Ｎｏ.の固定領域に格納しきれなかった
可変長符号語データを他のシンクブロックの隙間にＤＣ
ＴＮｏ.の小さいものから格納する。この処理で格納さ
れた可変長符号語データを高域データ（ＨＡＣ１）と定
義する。
所属するＤＣＴ Ｎｏ.の固定領域に格納しきれなかった
可変長符号語データを他のシンクブロックの隙間にＤＣ
ＴＮｏ.の小さいものから格納する。この処理で格納さ
れた可変長符号語データを高域データ（ＨＡＣ１）と定
義する。
【００１５】図１５に具体例を示す。この例では、ＡＣ
成分の符号語データ量がＤＣＴ Ｎｏ.０及び２で１０３
ビット以上で固定領域から溢れ、ＤＣＴ Ｎｏ.１では１
０３ビット未満の場合である。この場合、ＤＣＴ Ｎ
ｏ．１の固定領域の隙間にＮｏ．０及びＮｏ．２のＤＣ
ＴブロックのＨＡＣ０が格納される。
成分の符号語データ量がＤＣＴ Ｎｏ.０及び２で１０３
ビット以上で固定領域から溢れ、ＤＣＴ Ｎｏ.１では１
０３ビット未満の場合である。この場合、ＤＣＴ Ｎ
ｏ．１の固定領域の隙間にＮｏ．０及びＮｏ．２のＤＣ
ＴブロックのＨＡＣ０が格納される。
【００１６】以上の規則に従って可変長符号化した符号
語データをフォーマットする場合、可変長符号化器５０
４から次々に出力される符号語データを、ワード単位に
合成する処理と、可変長符号語データをＬＡＣやＨＡＣ
０、ＨＡＣ１に分類してＦＲＡＭ５０９に書き込むフォ
ーマット処理を同時にすることはタイミング的に難し
い。よって、可変長符号化器５０４の出力の中でＬＡＣ
をＦＲＡＭ５０９に格納し、ＨＡＣ０及びＨＡＣ１をＶ
ＲＡＭ５１０に格納した後、ＶＲＡＭ５１０の可変長符
号語データをＦＲＡＭ５０９に再格納している。以下に
そのタイミング及び各ブロックの動作を詳細に説明す
る。
語データをフォーマットする場合、可変長符号化器５０
４から次々に出力される符号語データを、ワード単位に
合成する処理と、可変長符号語データをＬＡＣやＨＡＣ
０、ＨＡＣ１に分類してＦＲＡＭ５０９に書き込むフォ
ーマット処理を同時にすることはタイミング的に難し
い。よって、可変長符号化器５０４の出力の中でＬＡＣ
をＦＲＡＭ５０９に格納し、ＨＡＣ０及びＨＡＣ１をＶ
ＲＡＭ５１０に格納した後、ＶＲＡＭ５１０の可変長符
号語データをＦＲＡＭ５０９に再格納している。以下に
そのタイミング及び各ブロックの動作を詳細に説明す
る。
【００１７】処理サイクル毎の各ＲＡＭ５０８〜５１０
の動作を（表１）に示す。１サイクル内でＶＬＣ，フォ
ーマット，伝送器への出力を同時にパイプライン処理す
るため、ＦＲＡＭ５０９は３個構成に、ＶＲＡＭ５１０
は２個構成となっている。
の動作を（表１）に示す。１サイクル内でＶＬＣ，フォ
ーマット，伝送器への出力を同時にパイプライン処理す
るため、ＦＲＡＭ５０９は３個構成に、ＶＲＡＭ５１０
は２個構成となっている。
【００１８】
【表１】
【００１９】サイクル１では可変長符号化器５０４から
出力された３〜１６ビットの符号語は第１のデータ量制
御器５０５でワード単位に合成される。合成された符号
語は、第１のアドレス制御器５０６に制御され、ＬＡＣ
はＦＲＡＭ５０９ａの各ＤＣＴブロックに割り当てられ
た固定領域に、ＨＡＣ０及びＨＡＣ１はＶＲＡＭ５１０
ａに格納される。図１６にＶＲＡＭ５１０の構成を示
す。ＶＲＡＭ５１０は各シンクブロック毎に固定領域か
ら溢れる最大の高域データ量ＭＡＸに対応した領域を有
している。その量（ＭＡＸ）は６３個のＡＣ信号が全て
１６ビットの最大符号語である場合であるから、
出力された３〜１６ビットの符号語は第１のデータ量制
御器５０５でワード単位に合成される。合成された符号
語は、第１のアドレス制御器５０６に制御され、ＬＡＣ
はＦＲＡＭ５０９ａの各ＤＣＴブロックに割り当てられ
た固定領域に、ＨＡＣ０及びＨＡＣ１はＶＲＡＭ５１０
ａに格納される。図１６にＶＲＡＭ５１０の構成を示
す。ＶＲＡＭ５１０は各シンクブロック毎に固定領域か
ら溢れる最大の高域データ量ＭＡＸに対応した領域を有
している。その量（ＭＡＸ）は６３個のＡＣ信号が全て
１６ビットの最大符号語である場合であるから、
【００２０】
【数１】
【００２１】つまり、ＶＲＡＭ５１０ａは計１７２５ワ
ードの容量が必要になる。サイクル１時に第１のデータ
量制御器５０５及び第１のアドレス制御器５０６によっ
てＶＬＣ作業がなされている時、並行して第２のデータ
量制御器５１１及び第２のアドレス制御器５１２によっ
てフォーマット作業がなされる。第２のデータ量制御器
５１１はＦＲＡＭ５０９ｂに格納された低域データＬＡ
Ｃの最終位置をＤＣＴブロック毎に検出し、ＦＰＲＡＭ
５０８に記憶させる（Ｓｔａ０作業）。次に、ＦＰＲＡ
Ｍ５０８の値が輝度のＤＣＴブロックの場合１１２未満
で、色差のＤＣＴブロックの場合８０未満の場合、ＶＲ
ＡＭ５１０ｂから読み出した高域データ（ＨＡＣ０及び
ＨＡＣ１）を固定領域の隙間にはめ込む処理を行う（Ｓ
ｔａ１作業及びＳｔａ２作業）。
ードの容量が必要になる。サイクル１時に第１のデータ
量制御器５０５及び第１のアドレス制御器５０６によっ
てＶＬＣ作業がなされている時、並行して第２のデータ
量制御器５１１及び第２のアドレス制御器５１２によっ
てフォーマット作業がなされる。第２のデータ量制御器
５１１はＦＲＡＭ５０９ｂに格納された低域データＬＡ
Ｃの最終位置をＤＣＴブロック毎に検出し、ＦＰＲＡＭ
５０８に記憶させる（Ｓｔａ０作業）。次に、ＦＰＲＡ
Ｍ５０８の値が輝度のＤＣＴブロックの場合１１２未満
で、色差のＤＣＴブロックの場合８０未満の場合、ＶＲ
ＡＭ５１０ｂから読み出した高域データ（ＨＡＣ０及び
ＨＡＣ１）を固定領域の隙間にはめ込む処理を行う（Ｓ
ｔａ１作業及びＳｔａ２作業）。
【００２２】図１７及び図１８を用いて具体的フォーマ
ッタ処理を説明する。今、図１８に示すように、Ｎｏ.
１のＤＣＴブロックに割り当てられた固定領域が６８ビ
ットまで格納済みで、未格納領域にＶＲＡＭ５１０ａの
Ａ’（符号語Ａの一部）から詰め込む処理を説明する。
この処理は図１８に示す第２のデータ量制御器５１１で
実現できる。第１の入力端子６００から入力されたＦＲ
ＡＭ５０９ａの出力信号は第１のメモリ６０２に格納さ
れる。同時に、第２の入力端子６０１から入力されたＶ
ＲＡＭ５１０ａの出力信号は第２のメモリ６０３に格納
される。アドレス演算器６０４はＦＲＡＭ５０９ａの有
効ビット（ＭＳＢから１２ビット）を第１のメモリ６０
２から１ビットずつ順次読み出しスイッチ６０５を介し
てシフトレジスタ６０６に格納する。続いて、第２のメ
モリ６０３のＭＳＢから下位４ビットを順次読み出し、
シフトレジスタ６０６に格納する。シフトレジスタ６０
６は１６クロック目に６０７に合成された１ワードを出
力端子６０７に出力する。出力端子６０７に供給された
信号はＦＲＡＭ５０９ａを読み出し時と同一のアドレス
に再格納される。以下、高域データ（ＨＡＣ０，ＨＡＣ
１）が無くなるか隙間領域が無くなるまでフォーマット
処理が続けられる。なお、ＦＲＡＭ５０９ａに格納する
隙間が足りない場合は、可能できる可変長符号語（もし
くは符号語の一部）まで格納し残りの符号語は破棄され
る。
ッタ処理を説明する。今、図１８に示すように、Ｎｏ.
１のＤＣＴブロックに割り当てられた固定領域が６８ビ
ットまで格納済みで、未格納領域にＶＲＡＭ５１０ａの
Ａ’（符号語Ａの一部）から詰め込む処理を説明する。
この処理は図１８に示す第２のデータ量制御器５１１で
実現できる。第１の入力端子６００から入力されたＦＲ
ＡＭ５０９ａの出力信号は第１のメモリ６０２に格納さ
れる。同時に、第２の入力端子６０１から入力されたＶ
ＲＡＭ５１０ａの出力信号は第２のメモリ６０３に格納
される。アドレス演算器６０４はＦＲＡＭ５０９ａの有
効ビット（ＭＳＢから１２ビット）を第１のメモリ６０
２から１ビットずつ順次読み出しスイッチ６０５を介し
てシフトレジスタ６０６に格納する。続いて、第２のメ
モリ６０３のＭＳＢから下位４ビットを順次読み出し、
シフトレジスタ６０６に格納する。シフトレジスタ６０
６は１６クロック目に６０７に合成された１ワードを出
力端子６０７に出力する。出力端子６０７に供給された
信号はＦＲＡＭ５０９ａを読み出し時と同一のアドレス
に再格納される。以下、高域データ（ＨＡＣ０，ＨＡＣ
１）が無くなるか隙間領域が無くなるまでフォーマット
処理が続けられる。なお、ＦＲＡＭ５０９ａに格納する
隙間が足りない場合は、可能できる可変長符号語（もし
くは符号語の一部）まで格納し残りの符号語は破棄され
る。
【００２３】サイクル１の第３の作業は伝送器５１３へ
の出力である。ＦＲＡＭ５０９ｃに予め定められた規則
に従って格納された可変長符号語データは、第２のアド
レス制御器５１１に制御され伝送器５１３に出力され
る。
の出力である。ＦＲＡＭ５０９ｃに予め定められた規則
に従って格納された可変長符号語データは、第２のアド
レス制御器５１１に制御され伝送器５１３に出力され
る。
【００２４】次に、上記の映像信号処理装置で記録媒体
に記録されたデータ列を再生する場合について説明す
る。
に記録されたデータ列を再生する場合について説明す
る。
【００２５】再生時のデータの流れは記録時の逆であ
る。メモリ５０７は記録時と同様にピンポン型の構成に
なっており、伝送器からＦＲＡＭ５０９への格納，ＦＲ
ＡＭ５０９からＨＡＣ０，ＨＡＣ１の分離とＶＲＡＭ５
１０への格納（デフォーマット処理），ＶＲＡＭ５１０
からの可変長符号語データの読み出しとＶＬＤ処理が同
一サイクルでパイプライン処理される。記録媒体（図不
記載）から再生された信号は伝送器５１４に入力され
る。伝送器５１４では記録時付加したエラー訂正符号を
用いエラー訂正を行う。エラー訂正能力以下の誤りが伝
送系で発生した時は完全に訂正される。しかし、能力以
上の誤りが発生した時は１フレーム以上前の誤りが存在
しなかった画面の同一位置の５シンクブロックデータと
置き換えられる。そして、伝送器５１３は可変長符号語
データをＦＲＡＭ５０９に書き込む。
る。メモリ５０７は記録時と同様にピンポン型の構成に
なっており、伝送器からＦＲＡＭ５０９への格納，ＦＲ
ＡＭ５０９からＨＡＣ０，ＨＡＣ１の分離とＶＲＡＭ５
１０への格納（デフォーマット処理），ＶＲＡＭ５１０
からの可変長符号語データの読み出しとＶＬＤ処理が同
一サイクルでパイプライン処理される。記録媒体（図不
記載）から再生された信号は伝送器５１４に入力され
る。伝送器５１４では記録時付加したエラー訂正符号を
用いエラー訂正を行う。エラー訂正能力以下の誤りが伝
送系で発生した時は完全に訂正される。しかし、能力以
上の誤りが発生した時は１フレーム以上前の誤りが存在
しなかった画面の同一位置の５シンクブロックデータと
置き換えられる。そして、伝送器５１３は可変長符号語
データをＦＲＡＭ５０９に書き込む。
【００２６】同時に、第２のデータ制御器５１１はＦＲ
ＡＭ５０９から１つ前のサイクル間に書き込まれた可変
長符号語データを読み出し、このデータからＨＡＣ０，
ＨＡＣ１を抽出し、図１６に記載のＶＲＡＭ５１０の各
シンクブロックに割り当てられた領域にワード単位で順
番に格納する。また、伝送器５１４によって２サイクル
前にＦＲＡＭ５０９に格納された可変長符号語データが
可変長符号器５０４に出力される。可変長符号器５０４
は可変長符号語をゼロラン長と振幅値に復号する。復号
した信号は、ＤＣ信号から順に量子化器５０３に出力さ
れる。量子化器５０３は復号データの逆量子化を行い、
直交変換器５０２に出力する。直交変換器５０２は入力
信号を逆ＤＣＴし、周波数領域のデータから時間領域の
データに変換してブロック化器５０１に出力する。ブロ
ック化器５０１は入力されたブロック毎のデータを逆シ
ャフリングしながらバラバラにされていた画像データを
元の１フレーム分のデータに組み立て、入力端子５００
に出力する。
ＡＭ５０９から１つ前のサイクル間に書き込まれた可変
長符号語データを読み出し、このデータからＨＡＣ０，
ＨＡＣ１を抽出し、図１６に記載のＶＲＡＭ５１０の各
シンクブロックに割り当てられた領域にワード単位で順
番に格納する。また、伝送器５１４によって２サイクル
前にＦＲＡＭ５０９に格納された可変長符号語データが
可変長符号器５０４に出力される。可変長符号器５０４
は可変長符号語をゼロラン長と振幅値に復号する。復号
した信号は、ＤＣ信号から順に量子化器５０３に出力さ
れる。量子化器５０３は復号データの逆量子化を行い、
直交変換器５０２に出力する。直交変換器５０２は入力
信号を逆ＤＣＴし、周波数領域のデータから時間領域の
データに変換してブロック化器５０１に出力する。ブロ
ック化器５０１は入力されたブロック毎のデータを逆シ
ャフリングしながらバラバラにされていた画像データを
元の１フレーム分のデータに組み立て、入力端子５００
に出力する。
【００２７】
【発明が解決しようとしている課題】以上のような装置
において、（１）高域データ（ＨＡＣ０,ＨＡＣ１）を
一時的に格納するＶＲＡＭの容量（１７２５ワード）は
実際に記録されるデータ量１９０ワード（７６バイト×
５シンクブロック÷２）に比べ９倍もの記憶容量とな
る。このようにバッファに用いるためのメモリに大容量
を用いるＶＲＡＭの構成は、コスト的にも、回路面積
（規模）的にも問題があり、特にＩＣ化を図る上で大き
な問題となっていた。（２）また、第２のデータ量制御
器でＦＲＡＭとＶＲＡＭのデータを合成する場合、１ビ
ット単位で合成するため、リアルタイムで映像信号を圧
縮する装置では処理時間が大きな問題になる。（３）更
に、再生時、伝送器でエラー訂正を行った結果、訂正で
きない誤りが残留した場合、１フレーム以上前の同一場
所のデータに置き換える事で可変長復号時の誤動作を防
止したが、動きの激しい映像信号では大きな画質劣化の
一因となる。また、記録媒体がビデオテープレコーダの
場合、高速再生時には１ビデオセグメント単位（５シン
クブロック）で完全に再生できる確率は低く、数フレー
ム前の映像信号と置き換えられる可能性が高くなり益々
画質劣化が目立つ結果を引き起こす。
において、（１）高域データ（ＨＡＣ０,ＨＡＣ１）を
一時的に格納するＶＲＡＭの容量（１７２５ワード）は
実際に記録されるデータ量１９０ワード（７６バイト×
５シンクブロック÷２）に比べ９倍もの記憶容量とな
る。このようにバッファに用いるためのメモリに大容量
を用いるＶＲＡＭの構成は、コスト的にも、回路面積
（規模）的にも問題があり、特にＩＣ化を図る上で大き
な問題となっていた。（２）また、第２のデータ量制御
器でＦＲＡＭとＶＲＡＭのデータを合成する場合、１ビ
ット単位で合成するため、リアルタイムで映像信号を圧
縮する装置では処理時間が大きな問題になる。（３）更
に、再生時、伝送器でエラー訂正を行った結果、訂正で
きない誤りが残留した場合、１フレーム以上前の同一場
所のデータに置き換える事で可変長復号時の誤動作を防
止したが、動きの激しい映像信号では大きな画質劣化の
一因となる。また、記録媒体がビデオテープレコーダの
場合、高速再生時には１ビデオセグメント単位（５シン
クブロック）で完全に再生できる確率は低く、数フレー
ム前の映像信号と置き換えられる可能性が高くなり益々
画質劣化が目立つ結果を引き起こす。
【００２８】本発明は、かかる点に鑑み、（１）使用す
るメモリの容量を少なくし、（２）処理速度の高速化を
実現し、（３）更にエラーの発生頻度の高い高速再生時
等の画質劣化を防止する映像信号処理装置を提供するこ
とを目的とする。
るメモリの容量を少なくし、（２）処理速度の高速化を
実現し、（３）更にエラーの発生頻度の高い高速再生時
等の画質劣化を防止する映像信号処理装置を提供するこ
とを目的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、第１の本発明は、入力された信号を受信する受信器
と、受信器の出力信号を格納する第１のメモリと、異な
る小ブロックでかつ同一中ブロックに属する可変長符号
語データＨＡＣ０及び異なる中ブロックに属する可変長
符号語データＨＡＣ１を格納する第２のメモリと、第１
のメモリの各小ブロック毎に割り当てられた格納領域内
で、ＨＡＣ０及びＨＡＣ１を抽出し、抽出した中ブロッ
ク単位のＨＡＣ０を第２のメモリの前方から順番に格納
し、同様に抽出した中ブロック単位のＨＡＣ１を第２の
メモリの後方から格納する第１のデータ制御器と、可変
長符号語データを小ブロック単位で前記第１及び第２の
メモリからワード単位で読み出す第２のデータ制御器
と、第１及び第２のメモリから出力された可変長符号語
データを復号する可変長復号器とを備えたことを特徴と
する映像信号処理装置。
に、第１の本発明は、入力された信号を受信する受信器
と、受信器の出力信号を格納する第１のメモリと、異な
る小ブロックでかつ同一中ブロックに属する可変長符号
語データＨＡＣ０及び異なる中ブロックに属する可変長
符号語データＨＡＣ１を格納する第２のメモリと、第１
のメモリの各小ブロック毎に割り当てられた格納領域内
で、ＨＡＣ０及びＨＡＣ１を抽出し、抽出した中ブロッ
ク単位のＨＡＣ０を第２のメモリの前方から順番に格納
し、同様に抽出した中ブロック単位のＨＡＣ１を第２の
メモリの後方から格納する第１のデータ制御器と、可変
長符号語データを小ブロック単位で前記第１及び第２の
メモリからワード単位で読み出す第２のデータ制御器
と、第１及び第２のメモリから出力された可変長符号語
データを復号する可変長復号器とを備えたことを特徴と
する映像信号処理装置。
【００３０】第２の本発明は、第１及び第２のメモリ
と、第１及び第２のメモリから出力されたｎビットの信
号のどちらか一方を選択し、出力する第１のスイッチ
と、第１のスイッチの出力信号をｌｓｂ方向にビット単
位で巡回する巡回器と、巡回器の出力信号を入力するか
自らの出力値をホールドする第１のレジスタと、巡回器
と出力信号のＬＳＢ側ｍビットと別途入力された信号の
ＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出力する合成
器と、合成器の出力信号を入力するか自らの出力値をホ
ールドする第２のレジスタと、第２のレジスタの出力信
号を入力するか自らの出力値をホールドし、かつ出力信
号を第１または第２のメモリに出力する第３のレジスタ
と、第１及び第２のレジスタから出力された信号のどち
らか一方を選択し合成器に出力する第２のスイッチと、
第２及び第３のレジスタの出力信号内の可変長符号の符
号長を検出する符号長検出器と、符号長検出器の出力値
を加算する累積加算値と、累積加算器の出力信号に基づ
き第１，第２，第３のレジスタの動作決定する制御器と
を備えた映像信号処理装置である。
と、第１及び第２のメモリから出力されたｎビットの信
号のどちらか一方を選択し、出力する第１のスイッチ
と、第１のスイッチの出力信号をｌｓｂ方向にビット単
位で巡回する巡回器と、巡回器の出力信号を入力するか
自らの出力値をホールドする第１のレジスタと、巡回器
と出力信号のＬＳＢ側ｍビットと別途入力された信号の
ＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出力する合成
器と、合成器の出力信号を入力するか自らの出力値をホ
ールドする第２のレジスタと、第２のレジスタの出力信
号を入力するか自らの出力値をホールドし、かつ出力信
号を第１または第２のメモリに出力する第３のレジスタ
と、第１及び第２のレジスタから出力された信号のどち
らか一方を選択し合成器に出力する第２のスイッチと、
第２及び第３のレジスタの出力信号内の可変長符号の符
号長を検出する符号長検出器と、符号長検出器の出力値
を加算する累積加算値と、累積加算器の出力信号に基づ
き第１，第２，第３のレジスタの動作決定する制御器と
を備えた映像信号処理装置である。
【００３１】第３の本発明は、エンドブロックコードを
出力するＥＯＢ発生器と、第１及び第２のメモリと、第
１及び第２のメモリから出力されたｎビットの２信号と
ＥＯＢ発生器から出力されたエンドブロックコードの内
どれか１信号を選択し、出力する第１のスイッチと、第
１のスイッチの出力信号をＬＳＢ方向にビット単位で巡
回する巡回器と、巡回器の出力信号を入力するか自らの
出力値をホールドする第１のレジスタと、巡回器と出力
信号のＬＳＢ側ｍビットと別途入力された信号のＭＳＢ
側の（ｎ−ｍ）ビットを繋ぎ合わせ出力する合成器と、
合成器の出力信号を入力するか自らの出力値をホールド
する第２のレジスタと、第２のレジスタの出力信号を入
力するか自らの出力値をホールドし、かつ出力信号を第
１または第２のメモリに出力する第３のレジスタと、第
１及び第２のレジスタから出力された信号のどちらか一
方を選択し合成器に出力する第２のスイッチと、第２及
び第３のレジスタの出力信号内の可変長符号の符号長を
検出する符号長検出器と、符号長検出器の出力値を加算
する累積加算値と、累積加算器の出力信号に基づき第
１，第２，第３のレジスタの動作決定する制御器とを備
えた映像信号処理装置である。
出力するＥＯＢ発生器と、第１及び第２のメモリと、第
１及び第２のメモリから出力されたｎビットの２信号と
ＥＯＢ発生器から出力されたエンドブロックコードの内
どれか１信号を選択し、出力する第１のスイッチと、第
１のスイッチの出力信号をＬＳＢ方向にビット単位で巡
回する巡回器と、巡回器の出力信号を入力するか自らの
出力値をホールドする第１のレジスタと、巡回器と出力
信号のＬＳＢ側ｍビットと別途入力された信号のＭＳＢ
側の（ｎ−ｍ）ビットを繋ぎ合わせ出力する合成器と、
合成器の出力信号を入力するか自らの出力値をホールド
する第２のレジスタと、第２のレジスタの出力信号を入
力するか自らの出力値をホールドし、かつ出力信号を第
１または第２のメモリに出力する第３のレジスタと、第
１及び第２のレジスタから出力された信号のどちらか一
方を選択し合成器に出力する第２のスイッチと、第２及
び第３のレジスタの出力信号内の可変長符号の符号長を
検出する符号長検出器と、符号長検出器の出力値を加算
する累積加算値と、累積加算器の出力信号に基づき第
１，第２，第３のレジスタの動作決定する制御器とを備
えた映像信号処理装置である。
【００３２】
【作 用】上記した構成により、第１の発明では各小ブ
ロックの可変長符号データは第１のメモリの小ブロック
固有の格納領域に格納したまま移動せず、同一マクロブ
ロックに所属しかつ固定納領域の隙間に格納された可変
長符号データ（ＨＡＣ０）を所属するマクロブロック単
位に連続して第２のメモリの先頭方向から格納し、異な
るマクロブロックの固定格納領域の隙間に格納された可
変長符号データ（ＨＡＣ１）を所属するマクロブロック
単位に連続して第２のメモリの後方から格納することで
第２のメモリ（ＶＲＡＭ）の容量を大幅に削減可能にす
る。
ロックの可変長符号データは第１のメモリの小ブロック
固有の格納領域に格納したまま移動せず、同一マクロブ
ロックに所属しかつ固定納領域の隙間に格納された可変
長符号データ（ＨＡＣ０）を所属するマクロブロック単
位に連続して第２のメモリの先頭方向から格納し、異な
るマクロブロックの固定格納領域の隙間に格納された可
変長符号データ（ＨＡＣ１）を所属するマクロブロック
単位に連続して第２のメモリの後方から格納することで
第２のメモリ（ＶＲＡＭ）の容量を大幅に削減可能にす
る。
【００３３】第２の発明は２個の信号（Ａ，Ｂ）を合成
する時、Ｂ信号をＡ信号の有効ビットの末尾まで巡回さ
せた後、２信号を合成する。そして合成後の信号から１
クロック毎に可変長符号語長を検出し、累積加算する。
累積加算結果から合成後の信号のアドレス値，合成レジ
スタの動作（入力／ホールド）等を制御する。この結
果、高速なビット合成が実現可能になる。
する時、Ｂ信号をＡ信号の有効ビットの末尾まで巡回さ
せた後、２信号を合成する。そして合成後の信号から１
クロック毎に可変長符号語長を検出し、累積加算する。
累積加算結果から合成後の信号のアドレス値，合成レジ
スタの動作（入力／ホールド）等を制御する。この結
果、高速なビット合成が実現可能になる。
【００３４】第３の発明は２個の信号（Ａ，Ｂ）を合成
する合成器にＥＯＢコードを直接入力可能な構成とす
る。その結果、任意の位置にＥＯＢ符号を挿入すること
が可能になる。つまり、低域データの最後有効符号語の
位置，高域データＨＡＣ０またはＨＡＣ１の最後有効符
号語の位置にＥＯＢコードを挿入可能となる。その結
果、マクロブロック単位での可変長符号語の復号が可能
になり画質劣化を大幅改善可能となる。
する合成器にＥＯＢコードを直接入力可能な構成とす
る。その結果、任意の位置にＥＯＢ符号を挿入すること
が可能になる。つまり、低域データの最後有効符号語の
位置，高域データＨＡＣ０またはＨＡＣ１の最後有効符
号語の位置にＥＯＢコードを挿入可能となる。その結
果、マクロブロック単位での可変長符号語の復号が可能
になり画質劣化を大幅改善可能となる。
【００３５】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る映像信号処理装置のブロック図である。同図におい
て、１は入力端子、２はブロック化器、３は直交変換／
逆直交変換器（以下、直交変換器と略す。）、４は量子
化／逆量子化器（以下、量子化器と略す。）、５は可変
長符号化／復号化器（以下、可変長符号化器と略
す。）、６は第１のデータ量制御器、７は第１のアドレ
ス制御器、８はＦＲＡＭ１０のポインタとして用いられ
るＦＰＲＡＭ９とフォーマット処理に用いる３個のＦＲ
ＡＭ１０ａ〜１０ｃとＶＬＣ及びフォーマットに用いる
ＶＲＡＭ１１ａ〜１１ｂとＶＲＡＭ１１のポインタとし
て用いられるＶＰＲＡＭ１２から構成されるメモリであ
る。１３は第２のデータ量制御器、１４はメモリ８のア
ドレスを出力する第２のアドレス制御器、１５は伝送／
受信器（以下、受信器と略す。）でメモリ８から供給さ
れた信号に誤り訂正符号等を付加し、出力端子１６に出
力する。
しながら説明する。図１は本発明の第１の実施例におけ
る映像信号処理装置のブロック図である。同図におい
て、１は入力端子、２はブロック化器、３は直交変換／
逆直交変換器（以下、直交変換器と略す。）、４は量子
化／逆量子化器（以下、量子化器と略す。）、５は可変
長符号化／復号化器（以下、可変長符号化器と略
す。）、６は第１のデータ量制御器、７は第１のアドレ
ス制御器、８はＦＲＡＭ１０のポインタとして用いられ
るＦＰＲＡＭ９とフォーマット処理に用いる３個のＦＲ
ＡＭ１０ａ〜１０ｃとＶＬＣ及びフォーマットに用いる
ＶＲＡＭ１１ａ〜１１ｂとＶＲＡＭ１１のポインタとし
て用いられるＶＰＲＡＭ１２から構成されるメモリであ
る。１３は第２のデータ量制御器、１４はメモリ８のア
ドレスを出力する第２のアドレス制御器、１５は伝送／
受信器（以下、受信器と略す。）でメモリ８から供給さ
れた信号に誤り訂正符号等を付加し、出力端子１６に出
力する。
【００３６】図２は図１内のＦＲＡＭ１０及び記録時の
ＶＲＡＭ１１の格納図、図３は図１内の再生時のＶＲＡ
Ｍ１１の格納図である。
ＶＲＡＭ１１の格納図、図３は図１内の再生時のＶＲＡ
Ｍ１１の格納図である。
【００３７】以上のように構成された本発明の第１の実
施例の映像信号処理装置について、以下その動作を説明
する。
施例の映像信号処理装置について、以下その動作を説明
する。
【００３８】初めに記録時の動作について説明する。ブ
ロック化器２は入力端子１から供給された１フレーム単
位の映像信号（輝度信号Ｙ、色差信号ＣR及びＣB）を水
平８画素・垂直８画素の合計６４画素の標本値からなる
小ブロック（１ＤＣＴブロック）に分割する。ここで、
輝度信号の小ブロック４個と色差信号ＣR及びＣBの小ブ
ロック各１個の計６個の小ブロックで中ブロック（１マ
クロブロック）を形成する。更に、中ブロック５個で大
ブロック（１ビデオセグメント）を形成する。
ロック化器２は入力端子１から供給された１フレーム単
位の映像信号（輝度信号Ｙ、色差信号ＣR及びＣB）を水
平８画素・垂直８画素の合計６４画素の標本値からなる
小ブロック（１ＤＣＴブロック）に分割する。ここで、
輝度信号の小ブロック４個と色差信号ＣR及びＣBの小ブ
ロック各１個の計６個の小ブロックで中ブロック（１マ
クロブロック）を形成する。更に、中ブロック５個で大
ブロック（１ビデオセグメント）を形成する。
【００３９】ブロック化器２は小ブロック単位にＹ→Ｙ
→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→Ｙ→ＣR→
ＣBの順で直交変換器３に信号を出力する。図１２の斜
線で示されるブロックが中ブロックを示しており、画面
上の５箇所から中ブロックを５個集めて１つの大ブロッ
クを構成する。このようにシャフリングすることによっ
て画面上の情報量が分散され、各ビデオセグメントに含
まれる情報量は大体等しくなる。その結果、画面上で場
所によって情報量に偏りがある場合にも効率よく圧縮で
きるようになる。
→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→Ｙ→ＣR→
ＣBの順で直交変換器３に信号を出力する。図１２の斜
線で示されるブロックが中ブロックを示しており、画面
上の５箇所から中ブロックを５個集めて１つの大ブロッ
クを構成する。このようにシャフリングすることによっ
て画面上の情報量が分散され、各ビデオセグメントに含
まれる情報量は大体等しくなる。その結果、画面上で場
所によって情報量に偏りがある場合にも効率よく圧縮で
きるようになる。
【００４０】直交変換器３は、入力された小ブロック単
位の信号をディスクリート・コサイン変換（ＤＣＴ）に
よって２次元直交変換を行う。この直交変換器３は、小
ブロックの水平方向にまずＤＣＴし、次に垂直方向にＤ
ＣＴする。直交された成分は、図１１に示すように水平
及び垂直周波数成分の低いＤＣ信号から順番に出力す
る。直交変換器３はブロック化器２から供給される順に
処理するため、出力信号もＹ→Ｙ→Ｙ→Ｙ→ＣR→ＣBの
ＤＣＴブロックの順となる（以下、図１２に示すよう
に、Ｎｏ.０ 〜Ｎｏ.５のＤＣＴブロックをＮｏ.０マク
ロブロック、Ｎｏ.６〜Ｎｏ.１１のＤＣＴブロックをＮ
ｏ.１マクロブロック・・・、Ｎｏ.２４〜ＤＣＴＮｏ.
２９のＤＣＴブロックをＮｏ．４マクロブロックと定義
する。）。
位の信号をディスクリート・コサイン変換（ＤＣＴ）に
よって２次元直交変換を行う。この直交変換器３は、小
ブロックの水平方向にまずＤＣＴし、次に垂直方向にＤ
ＣＴする。直交された成分は、図１１に示すように水平
及び垂直周波数成分の低いＤＣ信号から順番に出力す
る。直交変換器３はブロック化器２から供給される順に
処理するため、出力信号もＹ→Ｙ→Ｙ→Ｙ→ＣR→ＣBの
ＤＣＴブロックの順となる（以下、図１２に示すよう
に、Ｎｏ.０ 〜Ｎｏ.５のＤＣＴブロックをＮｏ.０マク
ロブロック、Ｎｏ.６〜Ｎｏ.１１のＤＣＴブロックをＮ
ｏ.１マクロブロック・・・、Ｎｏ.２４〜ＤＣＴＮｏ.
２９のＤＣＴブロックをＮｏ．４マクロブロックと定義
する。）。
【００４１】量子化器４は直交変換器３から供給された
信号をビデオセグメント単位に量子化する。量子化器４
に入力された直交成分はＤＣ信号を除いて量子化される
（以下、ＤＣ信号以外の直交成分をＡＣ成分とい
う。）。この量子化とは符号化後のデータ量を制御する
ために直交成分の値を丸める動作を呼ぶ。ＤＣＴブロッ
クの番号順に量子化されたＡＣ成分の量子化データは、
可変長符号化器５に出力される。可変長符号化器５で
は、周知の２次元ハフマン符号等のアルゴリズムに従っ
て、ＤＣ信号以外の量子化データのゼロラン長と振幅値
をもとにそれぞれ可変長の符号語データに変換する。こ
こで、符号語データの最小長は３ビット、最大長は１６
ビット、ブロックの最後を示すＥＯＢコ−ドは４ビット
である。符号長の大きい符号は発生確率の非常に小さ
い、比較的大きな振幅値の符号語データに割り当てられ
る。可変長符号語はＭＳＢから見た場合、一意的に判別
可能な符号である。
信号をビデオセグメント単位に量子化する。量子化器４
に入力された直交成分はＤＣ信号を除いて量子化される
（以下、ＤＣ信号以外の直交成分をＡＣ成分とい
う。）。この量子化とは符号化後のデータ量を制御する
ために直交成分の値を丸める動作を呼ぶ。ＤＣＴブロッ
クの番号順に量子化されたＡＣ成分の量子化データは、
可変長符号化器５に出力される。可変長符号化器５で
は、周知の２次元ハフマン符号等のアルゴリズムに従っ
て、ＤＣ信号以外の量子化データのゼロラン長と振幅値
をもとにそれぞれ可変長の符号語データに変換する。こ
こで、符号語データの最小長は３ビット、最大長は１６
ビット、ブロックの最後を示すＥＯＢコ−ドは４ビット
である。符号長の大きい符号は発生確率の非常に小さ
い、比較的大きな振幅値の符号語データに割り当てられ
る。可変長符号語はＭＳＢから見た場合、一意的に判別
可能な符号である。
【００４２】可変長符号器５で符号化されたデータは図
１４に示す５つのシンクブロック（syncblock0〜syncbl
ock4）に以下の規則に従ってフォーマットされる。フォ
ーマットされた信号は伝送器１５によってエラー訂正符
号やＩＤ等の情報信号が付加された後、出力端子１６を
通じて不図示の変調器によって変調されてテープ等の記
録媒体に記録される。
１４に示す５つのシンクブロック（syncblock0〜syncbl
ock4）に以下の規則に従ってフォーマットされる。フォ
ーマットされた信号は伝送器１５によってエラー訂正符
号やＩＤ等の情報信号が付加された後、出力端子１６を
通じて不図示の変調器によって変調されてテープ等の記
録媒体に記録される。
【００４３】可変長符号のシンクブロックへのフォーマ
ットについて説明する。５つのシンクブロックは図１４
に示すように１６ビットのデータ幅を持ち、各syncbloc
kは７ワードの輝度信号（Ｙ信号）領域４個と５ワード
の色差信号（ＣR，ＣB信号）領域２個の３８ワ−ド（７
６バイト）の領域からなる。可変長符号器５で符号化さ
れた１ビデオセグメント分の可変長符号語データは５つ
のシンクブロック（syncblock0〜syncblock4）に分けて
書き込まれる。図１３はそれぞれのブロックの構成図で
あり、（ａ）が７ワードの、（ｂ）が５ワードのブロッ
ク（各ＤＣＴブロックに割り当てられた固定領域）を表
す。それぞれの先頭にはその番号に対応したＤＣＴブロ
ックのＤＣ信号のデータ（本装置では９ビットとする）
が書き込まれ、それに続いてＡＣ成分の可変長符号語デ
ータがＭＳＢから順に書き込まれる。本例では画質改善
のため固定領域にはその番号に対応したＤＣＴブロック
の符号語データを優先的に書き込むフォーマットになっ
ている。詰め込み（フォーマット）手順を以下に示す。
ットについて説明する。５つのシンクブロックは図１４
に示すように１６ビットのデータ幅を持ち、各syncbloc
kは７ワードの輝度信号（Ｙ信号）領域４個と５ワード
の色差信号（ＣR，ＣB信号）領域２個の３８ワ−ド（７
６バイト）の領域からなる。可変長符号器５で符号化さ
れた１ビデオセグメント分の可変長符号語データは５つ
のシンクブロック（syncblock0〜syncblock4）に分けて
書き込まれる。図１３はそれぞれのブロックの構成図で
あり、（ａ）が７ワードの、（ｂ）が５ワードのブロッ
ク（各ＤＣＴブロックに割り当てられた固定領域）を表
す。それぞれの先頭にはその番号に対応したＤＣＴブロ
ックのＤＣ信号のデータ（本装置では９ビットとする）
が書き込まれ、それに続いてＡＣ成分の可変長符号語デ
ータがＭＳＢから順に書き込まれる。本例では画質改善
のため固定領域にはその番号に対応したＤＣＴブロック
の符号語データを優先的に書き込むフォーマットになっ
ている。詰め込み（フォーマット）手順を以下に示す。
【００４４】Ｓｔａ０作業・・・ＤＣＴブロックＮｏ．
の対応する固定領域に格納できるだけ可変長符号語をワ
ード単位に連結して順番に格納する。この処理で格納さ
れた可変長符号語データを低域データ（ＬＡＣ）と定義
する。
の対応する固定領域に格納できるだけ可変長符号語をワ
ード単位に連結して順番に格納する。この処理で格納さ
れた可変長符号語データを低域データ（ＬＡＣ）と定義
する。
【００４５】Ｓｔａ１作業・・・同一マクロブロックに
所属する固定領域の隙間に、同一マクロブロックの固定
領域に格納しきれなかった可変長符号語データをＤＣＴ
Ｎｏ.の小さいものから格納する。この処理で格納され
た可変長符号語データを高域データ（ＨＡＣ０）と定義
する。
所属する固定領域の隙間に、同一マクロブロックの固定
領域に格納しきれなかった可変長符号語データをＤＣＴ
Ｎｏ.の小さいものから格納する。この処理で格納され
た可変長符号語データを高域データ（ＨＡＣ０）と定義
する。
【００４６】Ｓｔａ２作業・・・同一マクロブロックに
所属するＤＣＴ Ｎｏ.の固定領域に格納しきれなかった
可変長符号語データを他のシンクブロックの隙間にＤＣ
ＴＮｏ.の小さいものから格納する。この処理で格納さ
れた可変長符号語データを高域データ（ＨＡＣ１）と定
義する。
所属するＤＣＴ Ｎｏ.の固定領域に格納しきれなかった
可変長符号語データを他のシンクブロックの隙間にＤＣ
ＴＮｏ.の小さいものから格納する。この処理で格納さ
れた可変長符号語データを高域データ（ＨＡＣ１）と定
義する。
【００４７】図１５に具体例を示す。この例では、ＡＣ
成分の符号語データ量がＤＣＴ Ｎｏ.０及び２で１０３
ビット以上で固定領域から溢れ、ＤＣＴ Ｎｏ.１では１
０３ビット未満の場合である。この場合、Ｎｏ．１のＤ
ＣＴブロックの固定領域の隙間にＮｏ．０及び２のＨＡ
Ｃ０が格納されている。
成分の符号語データ量がＤＣＴ Ｎｏ.０及び２で１０３
ビット以上で固定領域から溢れ、ＤＣＴ Ｎｏ.１では１
０３ビット未満の場合である。この場合、Ｎｏ．１のＤ
ＣＴブロックの固定領域の隙間にＮｏ．０及び２のＨＡ
Ｃ０が格納されている。
【００４８】上記規則に従った可変長符号化データをフ
ォーマットする場合、可変長符号化器５から次々に出力
される符号語データを、ワード単位に合成する処理と、
可変長符号語データをＬＡＣ，ＨＡＣ０，ＨＡＣ１に分
類してメモリ８に書き込むフォーマット処理を同時に行
うことはタイミング的に難しい。よって、可変長符号化
器５の出力の中でＬＡＣをＦＲＡＭ１０に格納し、ＨＡ
Ｃ０及びＨＡＣ１をＶＲＡＭ１１に格納した後、ＶＲＡ
Ｍ１１の可変長符号語データをＦＲＡＭ１０に移動して
いる。以下に、そのタイミング及び各ブロックの動作を
詳細に説明する。
ォーマットする場合、可変長符号化器５から次々に出力
される符号語データを、ワード単位に合成する処理と、
可変長符号語データをＬＡＣ，ＨＡＣ０，ＨＡＣ１に分
類してメモリ８に書き込むフォーマット処理を同時に行
うことはタイミング的に難しい。よって、可変長符号化
器５の出力の中でＬＡＣをＦＲＡＭ１０に格納し、ＨＡ
Ｃ０及びＨＡＣ１をＶＲＡＭ１１に格納した後、ＶＲＡ
Ｍ１１の可変長符号語データをＦＲＡＭ１０に移動して
いる。以下に、そのタイミング及び各ブロックの動作を
詳細に説明する。
【００４９】サイクル毎のメモリ８内の各ＲＡＭの動作
を（表１）に示す。１サイクル内でＶＬＣ，フォーマッ
ト，伝送器への出力を同時にパイプライン処理するた
め、ＦＲＡＭ１０は３個構成、ＶＲＡＭ１１及びＶＰＲ
ＡＭ１２は２個構成となっている。
を（表１）に示す。１サイクル内でＶＬＣ，フォーマッ
ト，伝送器への出力を同時にパイプライン処理するた
め、ＦＲＡＭ１０は３個構成、ＶＲＡＭ１１及びＶＰＲ
ＡＭ１２は２個構成となっている。
【００５０】サイクル１では可変長符号化器５から出力
された３〜１６ビットの符号語は第１のデータ量制御器
６でワード単位に合成される。合成された符号語は、第
１のアドレス制御器７に制御され、ＬＡＣはＦＲＡＭ１
０ａの各ＤＣＴブロックに割り当てられた固定領域に、
ＨＡＣ０及びＨＡＣ１はＶＲＡＭ１０ａに格納される。
図２にＶＲＡＭ１１ａの構成を示す。ＶＲＡＭ１１ａは
固定領域から溢れる最大の高域データ量ＭＡＸに対応し
た領域を有している。
された３〜１６ビットの符号語は第１のデータ量制御器
６でワード単位に合成される。合成された符号語は、第
１のアドレス制御器７に制御され、ＬＡＣはＦＲＡＭ１
０ａの各ＤＣＴブロックに割り当てられた固定領域に、
ＨＡＣ０及びＨＡＣ１はＶＲＡＭ１０ａに格納される。
図２にＶＲＡＭ１１ａの構成を示す。ＶＲＡＭ１１ａは
固定領域から溢れる最大の高域データ量ＭＡＸに対応し
た領域を有している。
【００５１】ＶＲＡＭに必要なワード数ＭＡＸは、 （１）Ｓｔａ０ではＦＲＡＭ１０ａの各ＤＣＴブロック
の格納領域には、それぞれ１つのＤＣＴブロックのデー
タしか書き込まない。 （２）ＦＲＡＭ１１ａの各ＤＣＴブロックの格納領域の
容量はＹ信号に比べ、色差信号ＣR、ＣBの容量の方が少
ない。 （３）更に記録されるＤＣ信号を除いた符号データ量が
２７７０ビット（（５ｓｙｎｃ×７６Ｂｙｔｅ）−（３
０ＤＣＴ ＢＬＯＣＫ×９Ｂｉｔ））である。 の３つの条件から、ＶＲＡＭ１１ａを１番多く使用する
１ビデオセグメント単位の符号データのパターンは、色
差信号の３つのＤＣＴブロックのデータ量が非常に多
く、それ以外の２７個のＤＣＴブロックの符号データは
ＥＯＢコードだけというパターンである。よって、この
ときのＶＲＡＭ１２の最大容量を求めれば良い。この容
量ＭＡＸは以下の式で求められる。
の格納領域には、それぞれ１つのＤＣＴブロックのデー
タしか書き込まない。 （２）ＦＲＡＭ１１ａの各ＤＣＴブロックの格納領域の
容量はＹ信号に比べ、色差信号ＣR、ＣBの容量の方が少
ない。 （３）更に記録されるＤＣ信号を除いた符号データ量が
２７７０ビット（（５ｓｙｎｃ×７６Ｂｙｔｅ）−（３
０ＤＣＴ ＢＬＯＣＫ×９Ｂｉｔ））である。 の３つの条件から、ＶＲＡＭ１１ａを１番多く使用する
１ビデオセグメント単位の符号データのパターンは、色
差信号の３つのＤＣＴブロックのデータ量が非常に多
く、それ以外の２７個のＤＣＴブロックの符号データは
ＥＯＢコードだけというパターンである。よって、この
ときのＶＲＡＭ１２の最大容量を求めれば良い。この容
量ＭＡＸは以下の式で求められる。
【００５２】
【数２】
【００５３】つまり
【００５４】
【数３】
【００５５】即ち、１５７ワード必要になる。上の式で
ＶＲＡＭ１１ａに発生する隙間容量として３ワード加算
した理由は、ＥＯＢ符号が格納された後、残ったＬＳＢ
までの領域は飛ばされ、各ＤＣＴブロックの最初のＨＡ
Ｃは、常にアドレスのＭＳＢからワード単位で格納した
方がフォーマット作業が行い易いからである。本実施例
では、ＦＲＡＭ１１ａを図２に示すように１９０ワード
（３０４０ビット）の容量、ＶＲＡＭ１２ａは１５７ワ
ード（２５１２ビット）の容量になる。以上のように本
実施例のＲＡＭ構成によれば、従来のＶＲＡＭ（１７２
５ワード）に比べ約１／１１の容量になり、大幅な容量
削減になる。
ＶＲＡＭ１１ａに発生する隙間容量として３ワード加算
した理由は、ＥＯＢ符号が格納された後、残ったＬＳＢ
までの領域は飛ばされ、各ＤＣＴブロックの最初のＨＡ
Ｃは、常にアドレスのＭＳＢからワード単位で格納した
方がフォーマット作業が行い易いからである。本実施例
では、ＦＲＡＭ１１ａを図２に示すように１９０ワード
（３０４０ビット）の容量、ＶＲＡＭ１２ａは１５７ワ
ード（２５１２ビット）の容量になる。以上のように本
実施例のＲＡＭ構成によれば、従来のＶＲＡＭ（１７２
５ワード）に比べ約１／１１の容量になり、大幅な容量
削減になる。
【００５６】次に、ＶＲＡＭ１１ａへの高域データＨＡ
Ｃ０及びＨＡＣ１の格納法について述べる。ここで、１
シンクブロックに格納できるデータ量の内で、ＦＲＡＭ
の固定領域から溢れてＶＲＡＭに格納される最大データ
量Ｓを考える。なぜならば各マクロブロックに対して最
大Ｓ分のデータを確保できれば、フォーマットに準拠し
た同一マクロブロックのＨＡＣ０を優先してＦＲＡＭ１
０ａに格納することができるからである。最大データ量
Ｓはマクロブロック内の５ＤＣＴブロックがＤＣ信号と
ＥＯＢコードだけで、１ＤＣＴブロックに符号データが
集中している場合を設定すれば良い。よって以下の式で
求められる。
Ｃ０及びＨＡＣ１の格納法について述べる。ここで、１
シンクブロックに格納できるデータ量の内で、ＦＲＡＭ
の固定領域から溢れてＶＲＡＭに格納される最大データ
量Ｓを考える。なぜならば各マクロブロックに対して最
大Ｓ分のデータを確保できれば、フォーマットに準拠し
た同一マクロブロックのＨＡＣ０を優先してＦＲＡＭ１
０ａに格納することができるからである。最大データ量
Ｓはマクロブロック内の５ＤＣＴブロックがＤＣ信号と
ＥＯＢコードだけで、１ＤＣＴブロックに符号データが
集中している場合を設定すれば良い。よって以下の式で
求められる。
【００５７】
【数４】
【００５８】このように構成したＶＲＡＭへの符号デー
タの書き込み方は、先に述べた様に各マクロブロックの
ＨＡＣを先頭アドレスから最大２９ワード格納する。そ
して、２９ワードを越えた分は末尾のアドレスから順に
格納する。但し、先頭から格納するＨＡＣのアドレスと
すでに末尾から格納したＨＡＣのアドレスが一致した場
合は、先頭から格納するＨＡＣを優先して格納する。つ
まり、先頭から格納するＨＡＣを既に末尾から格納した
ＨＡＣの上に重ねて書く事になる。そして、それ以降は
各マクロブロックの２９ワードを越えたＨＡＣは破棄さ
れる（破棄された信号は元々ＦＲＡＭ１０ａに格納する
スペースの無い符号データである。）。以上のようにＶ
ＲＡＭ１１ａに第１のアドレス制御器７に基づいて格納
された高域デ−タ（ＨＡＣ０，ＨＡＣ１）の格納位置情
報（マクロブロック単位の格納位置の先頭アドレス値）
はＶＰＲＡＭ１２ａに記憶される。
タの書き込み方は、先に述べた様に各マクロブロックの
ＨＡＣを先頭アドレスから最大２９ワード格納する。そ
して、２９ワードを越えた分は末尾のアドレスから順に
格納する。但し、先頭から格納するＨＡＣのアドレスと
すでに末尾から格納したＨＡＣのアドレスが一致した場
合は、先頭から格納するＨＡＣを優先して格納する。つ
まり、先頭から格納するＨＡＣを既に末尾から格納した
ＨＡＣの上に重ねて書く事になる。そして、それ以降は
各マクロブロックの２９ワードを越えたＨＡＣは破棄さ
れる（破棄された信号は元々ＦＲＡＭ１０ａに格納する
スペースの無い符号データである。）。以上のようにＶ
ＲＡＭ１１ａに第１のアドレス制御器７に基づいて格納
された高域デ−タ（ＨＡＣ０，ＨＡＣ１）の格納位置情
報（マクロブロック単位の格納位置の先頭アドレス値）
はＶＰＲＡＭ１２ａに記憶される。
【００５９】サイクル１時に第１のデータ量制御器６及
び第１のアドレス制御器７によってＶＬＣ作業がなされ
ている時、並行して第２のデータ量制御器１３及び第２
のアドレス制御器１４によってフォーマット作業がなさ
れる。第２のデータ制御器１３はＦＲＡＭ１０ｂに格納
された低域データＬＡＣの最終位置を検出し、ＦＰＲＡ
Ｍ９にＤＣＴブロック毎に記憶させる（Ｓｔａ０作
業）。ＥＯＢコードが検出された場合はＥＯＢコードの
次の符号語の先頭位置及びＥＯＢコードが検出された事
を示すフラグがＦＰＲＡＭ９に記憶される。また、固定
領域が全てＬＡＣで満たされた場合は最後の符号語の先
頭位置及びＥＯＢコードが未検出であるフラグがＦＰＲ
ＡＭ９に記憶される。そして、第２のデータ量制御器１
３はＦＰＲＡＭ９及びＶＰＲＡＭ１２ｂに格納された情
報に基づき、固定領域の隙間にＶＲＡＭ１２ｂから読み
だした高域データ（ＨＡＣ０及びＨＡＣ１）を固定領域
の隙間にはめ込む（Ｓｔａ１作業及びＳｔａ２作業）処
理を行う。
び第１のアドレス制御器７によってＶＬＣ作業がなされ
ている時、並行して第２のデータ量制御器１３及び第２
のアドレス制御器１４によってフォーマット作業がなさ
れる。第２のデータ制御器１３はＦＲＡＭ１０ｂに格納
された低域データＬＡＣの最終位置を検出し、ＦＰＲＡ
Ｍ９にＤＣＴブロック毎に記憶させる（Ｓｔａ０作
業）。ＥＯＢコードが検出された場合はＥＯＢコードの
次の符号語の先頭位置及びＥＯＢコードが検出された事
を示すフラグがＦＰＲＡＭ９に記憶される。また、固定
領域が全てＬＡＣで満たされた場合は最後の符号語の先
頭位置及びＥＯＢコードが未検出であるフラグがＦＰＲ
ＡＭ９に記憶される。そして、第２のデータ量制御器１
３はＦＰＲＡＭ９及びＶＰＲＡＭ１２ｂに格納された情
報に基づき、固定領域の隙間にＶＲＡＭ１２ｂから読み
だした高域データ（ＨＡＣ０及びＨＡＣ１）を固定領域
の隙間にはめ込む（Ｓｔａ１作業及びＳｔａ２作業）処
理を行う。
【００６０】サイクル１の第３の作業は伝送器１５への
出力である。ＦＲＡＭ１０ｃに規則に従って格納された
可変長符号語データは、第２のアドレス制御器１４に制
御され伝送器１６に出力される。
出力である。ＦＲＡＭ１０ｃに規則に従って格納された
可変長符号語データは、第２のアドレス制御器１４に制
御され伝送器１６に出力される。
【００６１】次に、上記の映像信号処理装置で記録媒体
に記録されたデータ列を再生する場合について説明す
る。再生時のデータの流れは記録時の逆である。メモリ
８は記録時と同様にピンポン型の構成になっており、伝
送器１５からＦＲＡＭ１０ａへの格納，ＦＲＡＭ１０ｂ
内からＨＡＣ０，ＨＡＣ１の分離とＶＲＡＭａ５１０へ
の格納（デフォーマット処理），ＦＲＡＭ１０ｃ及びＶ
ＲＡＭ１１ｂからの可変長符号語データの読み出しとＶ
ＬＤ処理が同一サイクルでパイプライン処理される。
に記録されたデータ列を再生する場合について説明す
る。再生時のデータの流れは記録時の逆である。メモリ
８は記録時と同様にピンポン型の構成になっており、伝
送器１５からＦＲＡＭ１０ａへの格納，ＦＲＡＭ１０ｂ
内からＨＡＣ０，ＨＡＣ１の分離とＶＲＡＭａ５１０へ
の格納（デフォーマット処理），ＦＲＡＭ１０ｃ及びＶ
ＲＡＭ１１ｂからの可変長符号語データの読み出しとＶ
ＬＤ処理が同一サイクルでパイプライン処理される。
【００６２】記録媒体（図不記載）から再生された信号
は伝送器１５に入力される。伝送器１５では記録時付加
したエラー訂正符号を用いエラー訂正を行う。エラー訂
正能力以下の誤りが伝送系で発生した場合は完全に訂正
される。しかし、能力以上の誤りが発生した場合は、１
フレーム以上前の画面の同一位置の５シンクブロックデ
ータと置き換える。そして、伝送器１５は可変長符号語
データをＦＲＡＭ１１ａに書き込む。
は伝送器１５に入力される。伝送器１５では記録時付加
したエラー訂正符号を用いエラー訂正を行う。エラー訂
正能力以下の誤りが伝送系で発生した場合は完全に訂正
される。しかし、能力以上の誤りが発生した場合は、１
フレーム以上前の画面の同一位置の５シンクブロックデ
ータと置き換える。そして、伝送器１５は可変長符号語
データをＦＲＡＭ１１ａに書き込む。
【００６３】同時に、第２のデータ制御器１３はＦＲＡ
Ｍ１０ｂから１つ前のビデオセグメント期間に書き込ま
れた可変長符号語データを読み出し、このデータからＨ
ＡＣ０，ＨＡＣ１を抽出し、図３記載のＶＲＡＭ１１ａ
にワード単位で順番に格納する。具体的な格納法につい
て説明する。同一シンクブロックに格納されたＨＡＣ０
はＶＲＡＭ１ａの先頭方向からマクロブロック単位で格
納される。この時、ＤＣＴブロックの終了を示すＥＯＢ
コードが検出された場合は、残りの領域は飛ばして次の
ＤＣＴブロックのＨＡＣが格納される。マクロブロック
単位でＨＡＣ０の格納位置情報ＡＤn,0はＶＰＲＡＭ１
２ａに記憶される。次に、別のシンクブロックに格納さ
れたＨＡＣ１を同一のマクロブロックの記憶された最後
のアドレスの隙間に続けて書き込んだ後、ＶＲＡＭ１１
ａの末尾方向から格納する。末尾方向の格納開始位置Ａ
Ｄn,1はマクロブロック単位でＶＰＲＡＭ１２ａに記憶
される。
Ｍ１０ｂから１つ前のビデオセグメント期間に書き込ま
れた可変長符号語データを読み出し、このデータからＨ
ＡＣ０，ＨＡＣ１を抽出し、図３記載のＶＲＡＭ１１ａ
にワード単位で順番に格納する。具体的な格納法につい
て説明する。同一シンクブロックに格納されたＨＡＣ０
はＶＲＡＭ１ａの先頭方向からマクロブロック単位で格
納される。この時、ＤＣＴブロックの終了を示すＥＯＢ
コードが検出された場合は、残りの領域は飛ばして次の
ＤＣＴブロックのＨＡＣが格納される。マクロブロック
単位でＨＡＣ０の格納位置情報ＡＤn,0はＶＰＲＡＭ１
２ａに記憶される。次に、別のシンクブロックに格納さ
れたＨＡＣ１を同一のマクロブロックの記憶された最後
のアドレスの隙間に続けて書き込んだ後、ＶＲＡＭ１１
ａの末尾方向から格納する。末尾方向の格納開始位置Ａ
Ｄn,1はマクロブロック単位でＶＰＲＡＭ１２ａに記憶
される。
【００６４】伝送器１５によって２サイクル前にＦＲＡ
Ｍ１０ｃに格納された可変長符号語データが第１のアド
レス制御器７に制御され可変長符号器５に出力される。
第１のアドレス制御器７はＶＰＲＡＭ１２ｂに記録され
た値を元に、ＤＣＴブロックの可変長符号語データをワ
ード単位で、途切れること無しにＦＲＡＭ１０ｃ及びＶ
ＲＡＭ１１ｂから読み出す。
Ｍ１０ｃに格納された可変長符号語データが第１のアド
レス制御器７に制御され可変長符号器５に出力される。
第１のアドレス制御器７はＶＰＲＡＭ１２ｂに記録され
た値を元に、ＤＣＴブロックの可変長符号語データをワ
ード単位で、途切れること無しにＦＲＡＭ１０ｃ及びＶ
ＲＡＭ１１ｂから読み出す。
【００６５】可変長符号器５は供給された可変長符号語
をゼロラン長と振幅値に復号する。復号した信号は、Ｄ
Ｃ信号から順に量子化器４に出力される。量子化器４は
復号データの逆量子化を行い、直交変換器３に出力す
る。直交変換器３は入力信号を逆ＤＣＴし、周波数領域
のデータから時間領域のデータに変換してブロック化器
２に出力する。ブロック化器２は入力されたブロック毎
のデータを逆シャフリングしながらバラバラにされてい
た画像データを元の１フレーム分のデータに組み立て、
入力端子１に出力する。
をゼロラン長と振幅値に復号する。復号した信号は、Ｄ
Ｃ信号から順に量子化器４に出力される。量子化器４は
復号データの逆量子化を行い、直交変換器３に出力す
る。直交変換器３は入力信号を逆ＤＣＴし、周波数領域
のデータから時間領域のデータに変換してブロック化器
２に出力する。ブロック化器２は入力されたブロック毎
のデータを逆シャフリングしながらバラバラにされてい
た画像データを元の１フレーム分のデータに組み立て、
入力端子１に出力する。
【００６６】以上のように本実施例によれば、入力され
た信号を受信する受信器と、受信器の出力信号を格納す
る第１のメモリと、異なる小ブロックでかつ同一中ブロ
ックに属する可変長符号語データＨＡＣ０及び異なる中
ブロックに属する可変長符号語データＨＡＣ１を格納す
る第２のメモリと、第１のメモリの各小ブロック毎に割
り当てられた格納領域内で、ＨＡＣ０及びＨＡＣ１を抽
出し、抽出した中ブロック単位のＨＡＣ０を第２のメモ
リの前方から順番に格納し、同様に抽出した中ブロック
単位のＨＡＣ１を第２のメモリの後方から格納する第１
のデータ制御器と、可変長符号語データを小ブロック単
位で前記第１及び第２のメモリからワード単位で読み出
す第２のデータ制御器と、第１及び第２のメモリから出
力された可変長符号語デ−タを復号する可変長復号器と
をを設けることで、高域データを一時バッファするＶＲ
ＡＭの容量を約１／１１に縮小する事が可能になりその
発明の効果は大である。ところで、本実施例では、最大
符号長が１６ビットであると仮定したため、ＦＲＡＭ１
０やＶＲＡＭ１１の１ワードや処理単位を１６ビットに
したが、最大符号長が１６ビットで無い場合でも、それ
に合わせてＦＲＡＭ１０やＶＲＡＭ１１のワード長や処
理単位ビット長を変更するだけで本発明が採用できるの
は言うまでもないことである。
た信号を受信する受信器と、受信器の出力信号を格納す
る第１のメモリと、異なる小ブロックでかつ同一中ブロ
ックに属する可変長符号語データＨＡＣ０及び異なる中
ブロックに属する可変長符号語データＨＡＣ１を格納す
る第２のメモリと、第１のメモリの各小ブロック毎に割
り当てられた格納領域内で、ＨＡＣ０及びＨＡＣ１を抽
出し、抽出した中ブロック単位のＨＡＣ０を第２のメモ
リの前方から順番に格納し、同様に抽出した中ブロック
単位のＨＡＣ１を第２のメモリの後方から格納する第１
のデータ制御器と、可変長符号語データを小ブロック単
位で前記第１及び第２のメモリからワード単位で読み出
す第２のデータ制御器と、第１及び第２のメモリから出
力された可変長符号語デ−タを復号する可変長復号器と
をを設けることで、高域データを一時バッファするＶＲ
ＡＭの容量を約１／１１に縮小する事が可能になりその
発明の効果は大である。ところで、本実施例では、最大
符号長が１６ビットであると仮定したため、ＦＲＡＭ１
０やＶＲＡＭ１１の１ワードや処理単位を１６ビットに
したが、最大符号長が１６ビットで無い場合でも、それ
に合わせてＦＲＡＭ１０やＶＲＡＭ１１のワード長や処
理単位ビット長を変更するだけで本発明が採用できるの
は言うまでもないことである。
【００６７】次に、本発明の第２の実施例について説明
する。図１は本装置における映像信号の処理装置の構成
図で、第１の発明と同一である。図４は第２のデータ制
御器の構成図である。図４において５０は入力選択部
で、第１，第２及び第３の入力端子５１，５２，５３と
第１のスイッチ５４とで構成される。５５は入力信号を
ビット巡回する巡回器（セレクタにより構成）、５６は
２系統の入力から供給された信号をビット合成する合成
器（セレクタにより構成）、５７は巡回器５５及び合成
器５６の動作を決定する演算器、５８，５９，６０は第
２，第３及び第４のスイッチ、６１，６２，６３はｌレ
ジスタ，ｍレジスタ，ｕレジスタである。６４は第５の
スイッチ、６５は第２〜５までのスイッチ５８〜６０，
６４を制御する切り換え制御器である。６６は可変長符
号語の符号長を検出する符号長検出器６６、６７は符号
長検出器６６の出力結果を累積加算する累積加算器、６
８はＶＰＲＡＭ１２から出力された信号が供給される第
４の入力端子である。６９〜７４は第１〜第６の出力端
子である。図５及び図６は第２のデータ量制御器の動作
説明図、図１７はＦＲＡＭ及びＶＲＡＭの可変長符号語
の格納法の説明図以上のように構成された本発明の第２
の映像信号処理装置について詳細に説明する。記録再生
時の基本的処理動作は第１の実施例と同一であるのでこ
こでは省略する。本発明の特徴である第２のデータ処理
装置及び第２のアドレス処理装置を用いたフォーマット
／デフォーマット処理について説明する。
する。図１は本装置における映像信号の処理装置の構成
図で、第１の発明と同一である。図４は第２のデータ制
御器の構成図である。図４において５０は入力選択部
で、第１，第２及び第３の入力端子５１，５２，５３と
第１のスイッチ５４とで構成される。５５は入力信号を
ビット巡回する巡回器（セレクタにより構成）、５６は
２系統の入力から供給された信号をビット合成する合成
器（セレクタにより構成）、５７は巡回器５５及び合成
器５６の動作を決定する演算器、５８，５９，６０は第
２，第３及び第４のスイッチ、６１，６２，６３はｌレ
ジスタ，ｍレジスタ，ｕレジスタである。６４は第５の
スイッチ、６５は第２〜５までのスイッチ５８〜６０，
６４を制御する切り換え制御器である。６６は可変長符
号語の符号長を検出する符号長検出器６６、６７は符号
長検出器６６の出力結果を累積加算する累積加算器、６
８はＶＰＲＡＭ１２から出力された信号が供給される第
４の入力端子である。６９〜７４は第１〜第６の出力端
子である。図５及び図６は第２のデータ量制御器の動作
説明図、図１７はＦＲＡＭ及びＶＲＡＭの可変長符号語
の格納法の説明図以上のように構成された本発明の第２
の映像信号処理装置について詳細に説明する。記録再生
時の基本的処理動作は第１の実施例と同一であるのでこ
こでは省略する。本発明の特徴である第２のデータ処理
装置及び第２のアドレス処理装置を用いたフォーマット
／デフォーマット処理について説明する。
【００６８】まず、記録時の動作について説明する。フ
ォーマット処理ではまず第１のデータ制御器６及び第１
のアドレス制御器７に基づいてＦＲＡＭ１０に格納にさ
れた低域データの格納状態を固定領域毎に検査する。こ
こではＤＣＴ Ｎｏ.０の固定領域の場合について説明す
る。 （１）第１クロック時、アドレス"０"のＦＲＡＭ１０の
信号が図４の第１の入力端子５０に供給される。この信
号は第１のスイッチ５４，巡回器５５，合成器５６を介
してｍレジスタ６２に供給される。この時、演算器５７
は巡回器５５及び合成器５６に"０の制御信号"ｉｓｓ，
ｉｎｓを出力するため、巡回器５５及び合成器５６は入
力信号をそのまま通過される。 （２）第２クロック時、アドレス"１"のＦＲＡＭ１０の
データがｍレジスタ６２に、ｍレジスタ６２の出力信号
がｌレジスタ６１に供給される。この時、ｌレジスタ６
１の出力信号は符号検出器６６に供給され、可変長符号
長が検出される。最初の可変長符号語はＤＣ信号の後に
格納されているため、ｌレジスタ６１の出力のＭＳＢか
ら１０ビット目が可変長符号語の先頭位置である。符号
長検出器６６は可変長符号語を検出し、その符号語長Ｘ
を累積加算器６７に出力する。累積加算器６７は初期
値"９"（ＤＣ信号長）に符号長検出器６６から供給され
た符号長Ｘを加算する。そして、逆に累積加算値Ｓの下
位４ビットを次の可変長符号語の先頭位置（ＶＬＤＴＯ
Ｐ）として符号長検出器６６に出力する。累積加算器７
０は同時に第２のアドレス制御器１４及び切り換え制御
器６５に累積加算器７０の下位４ビットの加算結果のキ
ャリーＳ４を出力する。このＳ４が"１"である時、次の
可変長符号語の先頭位置がｍレジスタ６２に存在するこ
とを示している。 （３）第３のクロック時、ＦＲＡＭ１０のアドレスを更
新してｍレジスタに次の信号を読み込む。また同時に第
２のスイッチ５８を白丸側に切り換え、ｍレジスタ５８
の出力信号をｌレジスタに供給する。Ｓ４が"０"の場合
は、ｌレジスタ６１に次の可変長符号語の先頭位置が存
在するため、第２及び第３のスイッチ５８，５９は黒丸
側に切り換えられる。Ｓ４が"１"の場合は、第２及び第
３のスイッチ５８，５９は白丸側に切り換え、次のワー
ドをＶＲＡＭ１１から読み出す。 （４）以上のようにして累積加算器６７に固定領域内の
可変長符号語長の累積値を求める。そして、ＥＯＢコー
ドが検出された場合は、ＥＯＢコードまでの累積加算値
を第２の出力端子７０を介してＦＰＲＡＭ９に記憶す
る。また累積加算結果が固定領域の範囲を越えた場合
は、越える１クロック前の値をＦＰＲＡＭ７０に記憶す
る。以上の処理を３０ＤＣＴブロック分処理してＳｔａ
０の処理が終了する。
ォーマット処理ではまず第１のデータ制御器６及び第１
のアドレス制御器７に基づいてＦＲＡＭ１０に格納にさ
れた低域データの格納状態を固定領域毎に検査する。こ
こではＤＣＴ Ｎｏ.０の固定領域の場合について説明す
る。 （１）第１クロック時、アドレス"０"のＦＲＡＭ１０の
信号が図４の第１の入力端子５０に供給される。この信
号は第１のスイッチ５４，巡回器５５，合成器５６を介
してｍレジスタ６２に供給される。この時、演算器５７
は巡回器５５及び合成器５６に"０の制御信号"ｉｓｓ，
ｉｎｓを出力するため、巡回器５５及び合成器５６は入
力信号をそのまま通過される。 （２）第２クロック時、アドレス"１"のＦＲＡＭ１０の
データがｍレジスタ６２に、ｍレジスタ６２の出力信号
がｌレジスタ６１に供給される。この時、ｌレジスタ６
１の出力信号は符号検出器６６に供給され、可変長符号
長が検出される。最初の可変長符号語はＤＣ信号の後に
格納されているため、ｌレジスタ６１の出力のＭＳＢか
ら１０ビット目が可変長符号語の先頭位置である。符号
長検出器６６は可変長符号語を検出し、その符号語長Ｘ
を累積加算器６７に出力する。累積加算器６７は初期
値"９"（ＤＣ信号長）に符号長検出器６６から供給され
た符号長Ｘを加算する。そして、逆に累積加算値Ｓの下
位４ビットを次の可変長符号語の先頭位置（ＶＬＤＴＯ
Ｐ）として符号長検出器６６に出力する。累積加算器７
０は同時に第２のアドレス制御器１４及び切り換え制御
器６５に累積加算器７０の下位４ビットの加算結果のキ
ャリーＳ４を出力する。このＳ４が"１"である時、次の
可変長符号語の先頭位置がｍレジスタ６２に存在するこ
とを示している。 （３）第３のクロック時、ＦＲＡＭ１０のアドレスを更
新してｍレジスタに次の信号を読み込む。また同時に第
２のスイッチ５８を白丸側に切り換え、ｍレジスタ５８
の出力信号をｌレジスタに供給する。Ｓ４が"０"の場合
は、ｌレジスタ６１に次の可変長符号語の先頭位置が存
在するため、第２及び第３のスイッチ５８，５９は黒丸
側に切り換えられる。Ｓ４が"１"の場合は、第２及び第
３のスイッチ５８，５９は白丸側に切り換え、次のワー
ドをＶＲＡＭ１１から読み出す。 （４）以上のようにして累積加算器６７に固定領域内の
可変長符号語長の累積値を求める。そして、ＥＯＢコー
ドが検出された場合は、ＥＯＢコードまでの累積加算値
を第２の出力端子７０を介してＦＰＲＡＭ９に記憶す
る。また累積加算結果が固定領域の範囲を越えた場合
は、越える１クロック前の値をＦＰＲＡＭ７０に記憶す
る。以上の処理を３０ＤＣＴブロック分処理してＳｔａ
０の処理が終了する。
【００６９】次に、Ｓｔａ１及びＳｔａ２の処理を図１
７の状態を用いて説明する。この例ではＮｏ．０のＤＣ
Ｔブロックの固定領域は可変長符号語の累積加算値が"
１１２"を越えたため、最後の符号語の先頭位置（"１０
９"）がＦＰＲＡＭ９に記憶されている。また、Ｎｏ．
１のＤＣＴブロックではＳｔａ０の処理中、ＥＯＢ符号
が検出されたため、ＥＯＢ符号の次の位置（"６８"）が
ＦＲＡＭ９に記憶されている。Ｓｔａ１の処理では、Ｎ
ｏ．１のＤＣＴブロックに割り当てられた固定領域の隙
間にＮｏ．０の高域データ（ＨＡＣ０）を格納する処理
が行われる。この時の第２のデータ制御器１３の動作を
図５に示す。 （１）まずタイミング"０"時、ＦＲＡＭ１０から読み出
されたアドレス値"６"の信号がｌレジスタ６１でラッチ
され、同時にＶＲＡＭ１１から読み出されたアドレス
値"０"の信号がｍレジスタ６２でラッチされる（この２
信号が第１及び第２の入力端子５１，５２に供給される
タイミングは図不記載）。この結果、符号語の先頭位置
（109mod16）から可変長符号語"Ａ"の符号長が検出で
き、しいてはＶＲＡＭ１１側に溢れた符号語"Ａ"の一
部"Ａ'"の長さＲＢＰ"８"が検出できる。
７の状態を用いて説明する。この例ではＮｏ．０のＤＣ
Ｔブロックの固定領域は可変長符号語の累積加算値が"
１１２"を越えたため、最後の符号語の先頭位置（"１０
９"）がＦＰＲＡＭ９に記憶されている。また、Ｎｏ．
１のＤＣＴブロックではＳｔａ０の処理中、ＥＯＢ符号
が検出されたため、ＥＯＢ符号の次の位置（"６８"）が
ＦＲＡＭ９に記憶されている。Ｓｔａ１の処理では、Ｎ
ｏ．１のＤＣＴブロックに割り当てられた固定領域の隙
間にＮｏ．０の高域データ（ＨＡＣ０）を格納する処理
が行われる。この時の第２のデータ制御器１３の動作を
図５に示す。 （１）まずタイミング"０"時、ＦＲＡＭ１０から読み出
されたアドレス値"６"の信号がｌレジスタ６１でラッチ
され、同時にＶＲＡＭ１１から読み出されたアドレス
値"０"の信号がｍレジスタ６２でラッチされる（この２
信号が第１及び第２の入力端子５１，５２に供給される
タイミングは図不記載）。この結果、符号語の先頭位置
（109mod16）から可変長符号語"Ａ"の符号長が検出で
き、しいてはＶＲＡＭ１１側に溢れた符号語"Ａ"の一
部"Ａ'"の長さＲＢＰ"８"が検出できる。
【００７０】同時にこの時、ＦＲＡＭ９のアドレス値"
１１"の値が第１の入力端子５１に供給される。このタ
イミング時では演算器５７から供給されるｉｓｓ，ｉｎ
ｓ信号は共に"０"であるため、供給された信号はｕレジ
スタに入力される。 （２）タイミング１ではＶＲＡＭ１１のアドレス値"０"
の信号が巡回器５５に供給される。演算器５７は、タイ
ミング１以降ｉｎｓ信号として巡回器５５に"４"（FPRA
M[1]の下位4ヒ゛ット）を出力する。その結果、巡回器５５
の出力信号は入力信号in[15:0]をＬＳＢ方向に４ビット
ローテイトした信号ｂｓｆｔ（｛in[15-ins:0]，in[15:
16-ins]｝）をｕレジスタ６３及び合成器５６に出力す
る。合成器５６は演算器５６から供給されたｉｓｓ信号
に基づき２入力信号をビット合成する。タイミング１で
は演算器５７は合成器５６に"４"（（FPRAM[1]の下位4ヒ
゛ット）−VRAMの最初に格納位置符号語の先頭位置））を
出力する。その結果、合成器５６はｕレジスタの出力信
号ｕｑと巡回器５６の出力信号を合成し信号ｍｉｘ
（｛uq[16:16-iss+1]，bsft[16-iss:0]｝）を第３のス
イッチ５９を介しｍレジスタ６２に供給する。 （３）タイミング２ではＶＲＡＭ１１のアドレス値"１"
の信号が巡回器５５に供給される。巡回器５５は入力信
号をｌｓｂ方向に４ビットローテイトし、ｕレジスタ６
３及び合成器５６に出力する。タイミング２以降、演算
器５７は合成器５６に"４"（FPRAM[1]の下位4ヒ゛ット）を
出力する。その結果、合成器５６はｕレジスタの出力信
号ｕｑと巡回器５６の出力信号を合成し信号ｍｉｘ
（｛uq[16:13]，bsft[12:0]｝）をｍレジスタ６２に供
給する。ｌレジスタ６１にはｍレジスタ６２の出力信号
が供給される。 （４）タイミング３以降の処理は同一である。このタイ
ミングから可変長符号語の検出が行われる。処理はＥＯ
Ｂコードが検出されるか現在格納している固定領域の隙
間が無くなるまで続けられる。累積加算器６６には初期
値としてＮｏ．１のＤＣＴブロックのＦＰＲＡＭの記憶
値（"６８"）にＲＢＰ（"８"）が加算された値（"７
６"）がロードされる。符号長検出器６６には初期値の
下位４ビットが可変長符号語の先頭位置として入力され
る。タイミング３ではその値は"１２"である。タイミン
グ３以降、可変長符号語を１クロック単位で検出し累積
加算していく。累積加算器６７の下位４ビットの加算結
果にキャリーＳ４が"０"の場合、ｌレジスタ６１内に次
の可変長符号語の先頭がまだ存在することを示す（タイ
ミング５及び６）。この時、切り換え制御器６５は第２
〜４のスイッチ５８〜６０を黒丸側に切り換え、レジス
タの内容をホールドする。Ｓ４が"１"の場合、切り換え
制御器６５は第２〜４のスイッチ５８〜６０を白丸側に
切り換え、レジスタの内容を更新する。また、ＶＲＡＭ
１１から次のアドレスの値を読み込むとともにｌレジス
タ６１の出力信号をＦＲＡＭ１０に格納する。 （５）本例ではタイミング７で累積加算器７０の出力値
が"１１６"となり、固定領域の容量値を越えるため処理
は終了する。つまり、タイミング３〜７までのｌレジス
タ出力が、第１の出力端子６９を経由してＦＲＡＭ１１
のアドレス値１１〜１３に格納される。
１１"の値が第１の入力端子５１に供給される。このタ
イミング時では演算器５７から供給されるｉｓｓ，ｉｎ
ｓ信号は共に"０"であるため、供給された信号はｕレジ
スタに入力される。 （２）タイミング１ではＶＲＡＭ１１のアドレス値"０"
の信号が巡回器５５に供給される。演算器５７は、タイ
ミング１以降ｉｎｓ信号として巡回器５５に"４"（FPRA
M[1]の下位4ヒ゛ット）を出力する。その結果、巡回器５５
の出力信号は入力信号in[15:0]をＬＳＢ方向に４ビット
ローテイトした信号ｂｓｆｔ（｛in[15-ins:0]，in[15:
16-ins]｝）をｕレジスタ６３及び合成器５６に出力す
る。合成器５６は演算器５６から供給されたｉｓｓ信号
に基づき２入力信号をビット合成する。タイミング１で
は演算器５７は合成器５６に"４"（（FPRAM[1]の下位4ヒ
゛ット）−VRAMの最初に格納位置符号語の先頭位置））を
出力する。その結果、合成器５６はｕレジスタの出力信
号ｕｑと巡回器５６の出力信号を合成し信号ｍｉｘ
（｛uq[16:16-iss+1]，bsft[16-iss:0]｝）を第３のス
イッチ５９を介しｍレジスタ６２に供給する。 （３）タイミング２ではＶＲＡＭ１１のアドレス値"１"
の信号が巡回器５５に供給される。巡回器５５は入力信
号をｌｓｂ方向に４ビットローテイトし、ｕレジスタ６
３及び合成器５６に出力する。タイミング２以降、演算
器５７は合成器５６に"４"（FPRAM[1]の下位4ヒ゛ット）を
出力する。その結果、合成器５６はｕレジスタの出力信
号ｕｑと巡回器５６の出力信号を合成し信号ｍｉｘ
（｛uq[16:13]，bsft[12:0]｝）をｍレジスタ６２に供
給する。ｌレジスタ６１にはｍレジスタ６２の出力信号
が供給される。 （４）タイミング３以降の処理は同一である。このタイ
ミングから可変長符号語の検出が行われる。処理はＥＯ
Ｂコードが検出されるか現在格納している固定領域の隙
間が無くなるまで続けられる。累積加算器６６には初期
値としてＮｏ．１のＤＣＴブロックのＦＰＲＡＭの記憶
値（"６８"）にＲＢＰ（"８"）が加算された値（"７
６"）がロードされる。符号長検出器６６には初期値の
下位４ビットが可変長符号語の先頭位置として入力され
る。タイミング３ではその値は"１２"である。タイミン
グ３以降、可変長符号語を１クロック単位で検出し累積
加算していく。累積加算器６７の下位４ビットの加算結
果にキャリーＳ４が"０"の場合、ｌレジスタ６１内に次
の可変長符号語の先頭がまだ存在することを示す（タイ
ミング５及び６）。この時、切り換え制御器６５は第２
〜４のスイッチ５８〜６０を黒丸側に切り換え、レジス
タの内容をホールドする。Ｓ４が"１"の場合、切り換え
制御器６５は第２〜４のスイッチ５８〜６０を白丸側に
切り換え、レジスタの内容を更新する。また、ＶＲＡＭ
１１から次のアドレスの値を読み込むとともにｌレジス
タ６１の出力信号をＦＲＡＭ１０に格納する。 （５）本例ではタイミング７で累積加算器７０の出力値
が"１１６"となり、固定領域の容量値を越えるため処理
は終了する。つまり、タイミング３〜７までのｌレジス
タ出力が、第１の出力端子６９を経由してＦＲＡＭ１１
のアドレス値１１〜１３に格納される。
【００７１】図６に第２の例を示す。この例は図１７で
ＶＲＡＭ１１からＦＲＡＭ１０に格納する符号語を"Ｂ"
から始めた場合である。この場合、格納先のＦＲＡＭ１
０の位置（ＭＳＢからＥＯＢコードの次のビット位置ま
での距離＝"４"）がＶＲＡＭ１１の格納符号語の位置
（ＭＳＢから符号語"Ｂ"の先頭位置＝"８"）より小さ
い。この場合、最初のアドレス値の内容をＦＲＡＭ１０
の隙間に格納しても隙間が生じる。よって、図６のタイ
ミング２のように第５のスイッチ６４を黒丸側に切り換
えｍレジスタ６２の出力信号を合成器５６に供給する処
理を行う。タイミング３以降の処理内容は第１の例と同
じである。
ＶＲＡＭ１１からＦＲＡＭ１０に格納する符号語を"Ｂ"
から始めた場合である。この場合、格納先のＦＲＡＭ１
０の位置（ＭＳＢからＥＯＢコードの次のビット位置ま
での距離＝"４"）がＶＲＡＭ１１の格納符号語の位置
（ＭＳＢから符号語"Ｂ"の先頭位置＝"８"）より小さ
い。この場合、最初のアドレス値の内容をＦＲＡＭ１０
の隙間に格納しても隙間が生じる。よって、図６のタイ
ミング２のように第５のスイッチ６４を黒丸側に切り換
えｍレジスタ６２の出力信号を合成器５６に供給する処
理を行う。タイミング３以降の処理内容は第１の例と同
じである。
【００７２】以上説明したように可変長符号語を１ＣＬ
Ｋ毎に検出し、２つのＲＡＭの出力信号を合成する構成
のため、Ｓｔａ１,Ｓｔａ２の処理が高速に実現でき
る。再生時も本構成のデータ制御器１３を用い、ＦＲＡ
Ｍ１０に格納された高域データＨＡＣ０,ＨＡＣ１を分
離しワード単位に繋ぎ合わせＶＲＡＭ１１に格納でき
る。この場合、タイミング０で巡回器５５に供給する信
号をＶＲＡＭ１１から読みだした信号にし、タイミング
１以降をＦＲＡＭ１０から読み出した信号にすれば良
い。また合成した結果のｌレジスタ６１出力はＶＲＡＭ
１１に格納される。
Ｋ毎に検出し、２つのＲＡＭの出力信号を合成する構成
のため、Ｓｔａ１,Ｓｔａ２の処理が高速に実現でき
る。再生時も本構成のデータ制御器１３を用い、ＦＲＡ
Ｍ１０に格納された高域データＨＡＣ０,ＨＡＣ１を分
離しワード単位に繋ぎ合わせＶＲＡＭ１１に格納でき
る。この場合、タイミング０で巡回器５５に供給する信
号をＶＲＡＭ１１から読みだした信号にし、タイミング
１以降をＦＲＡＭ１０から読み出した信号にすれば良
い。また合成した結果のｌレジスタ６１出力はＶＲＡＭ
１１に格納される。
【００７３】以上のように本実施例によれば、第１及び
第２のメモリと、第１及び第２のメモリから出力された
ｎビットの信号のどちらか一方を選択し、出力する第１
のスイッチと、第１のスイッチの出力信号をｌｓｂ方向
にビット単位で巡回する巡回器と、巡回器の出力信号を
入力するか自らの出力値をホールドする第１のレジスタ
と、巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、合成器の出力信号を入力するか自らの
出力値をホールドする第２のレジスタと、第２のレジス
タの出力信号を入力するか自らの出力値をホールドし、
かつ出力信号を第１または第２のメモリに出力する第３
のレジスタと、第１及び第２のレジスタから出力された
信号のどちらか一方を選択し合成器に出力する第２のス
イッチと、第２及び第３のレジスタの出力信号内の可変
長符号の符号長を検出する符号長検出器と、符号長検出
器の出力値を加算する累積加算値と、累積加算器の出力
信号に基づき第１、第２、第３のレジスタの動作決定す
る制御器とを設けることで、ＦＲＡＭとＶＲＡＭのデー
タを合成する場合、１クロック毎に符号語を検出し合成
することができ、高域データの低域データとの合成／分
離を行うフォーマット／デフォーマット処理の高速化が
実現できる。しいては高画質映像信号のリアルタイム圧
縮／伸長を可能にする。
第２のメモリと、第１及び第２のメモリから出力された
ｎビットの信号のどちらか一方を選択し、出力する第１
のスイッチと、第１のスイッチの出力信号をｌｓｂ方向
にビット単位で巡回する巡回器と、巡回器の出力信号を
入力するか自らの出力値をホールドする第１のレジスタ
と、巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、合成器の出力信号を入力するか自らの
出力値をホールドする第２のレジスタと、第２のレジス
タの出力信号を入力するか自らの出力値をホールドし、
かつ出力信号を第１または第２のメモリに出力する第３
のレジスタと、第１及び第２のレジスタから出力された
信号のどちらか一方を選択し合成器に出力する第２のス
イッチと、第２及び第３のレジスタの出力信号内の可変
長符号の符号長を検出する符号長検出器と、符号長検出
器の出力値を加算する累積加算値と、累積加算器の出力
信号に基づき第１、第２、第３のレジスタの動作決定す
る制御器とを設けることで、ＦＲＡＭとＶＲＡＭのデー
タを合成する場合、１クロック毎に符号語を検出し合成
することができ、高域データの低域データとの合成／分
離を行うフォーマット／デフォーマット処理の高速化が
実現できる。しいては高画質映像信号のリアルタイム圧
縮／伸長を可能にする。
【００７４】次に、本発明の第３の実施例について説明
する。図１は本装置における映像信号処理装置の構成図
で、第１の発明と同一である。図４は第２のデータ制御
器の構成図である。ただし、本発明のデータ制御器の構
成は点線で囲んだ入力選択部の構成が異なる。図７は第
３の映像信号処理装置の入力選択部のブロック図であ
る。図７において、１００はＦＲＡＭから読み出された
ワード単位の信号が入力される第１の入力端子、１０１
はＶＲＡＭから読み出された信号が入力される第２の入
力端子、１０２は４ビット長のＥＯＢコードを出力する
ＥＯＢコード発生器である。１０３は第１及び第２のス
イッチ１００，１０１とＥＯＢコード発生器１０２との
３カ所から入力された信号から第３の入力端子１０３に
供給された制御信号に基づき１信号を選択し、出力する
スイッチである。図８は本発明の映像信号処理装置の動
作説明図である。
する。図１は本装置における映像信号処理装置の構成図
で、第１の発明と同一である。図４は第２のデータ制御
器の構成図である。ただし、本発明のデータ制御器の構
成は点線で囲んだ入力選択部の構成が異なる。図７は第
３の映像信号処理装置の入力選択部のブロック図であ
る。図７において、１００はＦＲＡＭから読み出された
ワード単位の信号が入力される第１の入力端子、１０１
はＶＲＡＭから読み出された信号が入力される第２の入
力端子、１０２は４ビット長のＥＯＢコードを出力する
ＥＯＢコード発生器である。１０３は第１及び第２のス
イッチ１００，１０１とＥＯＢコード発生器１０２との
３カ所から入力された信号から第３の入力端子１０３に
供給された制御信号に基づき１信号を選択し、出力する
スイッチである。図８は本発明の映像信号処理装置の動
作説明図である。
【００７５】以上のように構成された本発明の第３の映
像信号処理装置について詳細に説明する。記録時の処理
内容は第２の実施例と同一であるのでここでは説明を省
略する。また、再生時の通常動作も第２の実施例と同一
である。。本発明の特徴は以下の２つの場合の処理であ
る。 （１）記録時に３０ＤＣＴブロックの可変長符号語デー
タが５シンクブロックの容量に格納を越えた５シンクブ
ロックに対しデフォーマット作業を行う場合。この場
合、５シンクブロックに格納しきれない可変長符号語デ
ータは記録時に破棄されている。そのため、デフォーマ
ット処理では３０ＤＣＴブロック全てにＥＯＢコードが
検出できない。つまり、可変長符号器５は可変符号語を
復号する際、ＥＯＢコードのないＤＣＴブロックに対し
ＤＣＴブロック間の境界位置が分からず誤動作を起こ
す。本発明はこの誤動作を防止するため、画質劣化の最
も少ない位置にＥＯＢコードを挿入する。 （２）再生時、伝送器１５に供給された信号に誤り多
く、誤り訂正符号を用いても訂正出来ない場合。この場
合、従来例では１フレーム以上前の誤りのなかった５シ
ンクブロックと置き換えがなされた。本発明ではシンク
ブロック単位で１フレーム以上前のシンクブロックとの
置き換えを行う。その結果、動きの激しい映像やビデオ
テープレコーダ等の高速再生時に過去の映像信号に置き
換えられる確率を低下でき、画質劣化は低減する。しか
し、１シンクブロック単位の修整（置き換え）を行うと
ＨＡＣ０とＨＡＣ１間で可変長符号語の不連続点が発生
する。またＥＯＢコードの紛失が発生する。この問題点
を解決するため、本発明は画質劣化の最も少ない位置に
ＥＯＢコードを挿入する。
像信号処理装置について詳細に説明する。記録時の処理
内容は第２の実施例と同一であるのでここでは説明を省
略する。また、再生時の通常動作も第２の実施例と同一
である。。本発明の特徴は以下の２つの場合の処理であ
る。 （１）記録時に３０ＤＣＴブロックの可変長符号語デー
タが５シンクブロックの容量に格納を越えた５シンクブ
ロックに対しデフォーマット作業を行う場合。この場
合、５シンクブロックに格納しきれない可変長符号語デ
ータは記録時に破棄されている。そのため、デフォーマ
ット処理では３０ＤＣＴブロック全てにＥＯＢコードが
検出できない。つまり、可変長符号器５は可変符号語を
復号する際、ＥＯＢコードのないＤＣＴブロックに対し
ＤＣＴブロック間の境界位置が分からず誤動作を起こ
す。本発明はこの誤動作を防止するため、画質劣化の最
も少ない位置にＥＯＢコードを挿入する。 （２）再生時、伝送器１５に供給された信号に誤り多
く、誤り訂正符号を用いても訂正出来ない場合。この場
合、従来例では１フレーム以上前の誤りのなかった５シ
ンクブロックと置き換えがなされた。本発明ではシンク
ブロック単位で１フレーム以上前のシンクブロックとの
置き換えを行う。その結果、動きの激しい映像やビデオ
テープレコーダ等の高速再生時に過去の映像信号に置き
換えられる確率を低下でき、画質劣化は低減する。しか
し、１シンクブロック単位の修整（置き換え）を行うと
ＨＡＣ０とＨＡＣ１間で可変長符号語の不連続点が発生
する。またＥＯＢコードの紛失が発生する。この問題点
を解決するため、本発明は画質劣化の最も少ない位置に
ＥＯＢコードを挿入する。
【００７６】ＥＯＢの挿入法について図４，図７及び図
８を用いて説明する。第２の実施例で示したようにＳｔ
ａ０の処理後、固定領域に欠けること無く格納された可
変長符号語データの次の位置がＦＰＲＡＭ９に格納され
る。第２のデータ制御器１３はＥＯＢコードが未検出の
ＤＣＴブロックに対してＥＯＢコードの挿入を行う。第
２のアドレス制御器１４はＦＰＲＡＭ９に格納された値
から最後の符号語の末尾位置のアドレスＡＤＸを算出す
る。タイミング０時にＦＲＡＭ１０のアドレスＡＤＸに
格納された信号が、第１の入力端子１００からスイッチ
１０４を介してｕレジスタ６３に供給される。続いてタ
イミング１時、ＥＯＢコード発生器１０２から出力され
た４ビット長のＥＯＢコードが同じくｕレジスタ６３に
供給される。このタイミング以降、演算器５７は巡回器
５５及び合成器５６に制御信号ｉｎｓ，ｉｓｓとして"
１２"（ＥＯＢコードを挿入するｍｓｂからの位置）を
出力する。この結果。タイミング２ではｍレジスタ６２
でＥＯＢコードが可変長符号語の後に付加される。そし
て、タイミング３でｌレジスタ６１の出力信号は第１の
出力端子６９を介してＦＲＡＭ１０のアドレスＡＤＸに
格納される。以上の処理をＥＯＢコードがＳｔａ０の処
理で検出できなかったＤＣＴブロックに対して行う。こ
の結果、ＥＯＢコードが可変符号語の次に挿入され、Ｖ
ＬＤ時の誤動作は防止される。ただし高域データの一部
が破棄される為、画質は若干劣化する。 （１）のケースで画質を最も劣化させない方法は、５シ
ンクブロックに格納された有効な高域データを全てＶＲ
ＡＭ１１に格納し。各ＤＣＴブロック毎にＶＲＡＭ１１
に格納された高域データＨＡＣ０またはＨＡＣ１の最後
の可変長符号語にＥＯＢコードを挿入する方法である。
また（２）のケースで画質を最も劣化させない方法は、
各シンクブロック毎に格納された有効な高域データＨＡ
Ｃ０を全てＶＲＡＭ１１に格納し。各ＤＣＴブロック毎
にＶＲＡＭ１１に格納された高域データＨＡＣ１の最後
の可変長符号語にＥＯＢコードを挿入する方法である。
上記２つの方法は本発明の第２のデータ制御器１３及び
アドレス制御器１４を用いれば実現できるできることは
言うまでもない。
８を用いて説明する。第２の実施例で示したようにＳｔ
ａ０の処理後、固定領域に欠けること無く格納された可
変長符号語データの次の位置がＦＰＲＡＭ９に格納され
る。第２のデータ制御器１３はＥＯＢコードが未検出の
ＤＣＴブロックに対してＥＯＢコードの挿入を行う。第
２のアドレス制御器１４はＦＰＲＡＭ９に格納された値
から最後の符号語の末尾位置のアドレスＡＤＸを算出す
る。タイミング０時にＦＲＡＭ１０のアドレスＡＤＸに
格納された信号が、第１の入力端子１００からスイッチ
１０４を介してｕレジスタ６３に供給される。続いてタ
イミング１時、ＥＯＢコード発生器１０２から出力され
た４ビット長のＥＯＢコードが同じくｕレジスタ６３に
供給される。このタイミング以降、演算器５７は巡回器
５５及び合成器５６に制御信号ｉｎｓ，ｉｓｓとして"
１２"（ＥＯＢコードを挿入するｍｓｂからの位置）を
出力する。この結果。タイミング２ではｍレジスタ６２
でＥＯＢコードが可変長符号語の後に付加される。そし
て、タイミング３でｌレジスタ６１の出力信号は第１の
出力端子６９を介してＦＲＡＭ１０のアドレスＡＤＸに
格納される。以上の処理をＥＯＢコードがＳｔａ０の処
理で検出できなかったＤＣＴブロックに対して行う。こ
の結果、ＥＯＢコードが可変符号語の次に挿入され、Ｖ
ＬＤ時の誤動作は防止される。ただし高域データの一部
が破棄される為、画質は若干劣化する。 （１）のケースで画質を最も劣化させない方法は、５シ
ンクブロックに格納された有効な高域データを全てＶＲ
ＡＭ１１に格納し。各ＤＣＴブロック毎にＶＲＡＭ１１
に格納された高域データＨＡＣ０またはＨＡＣ１の最後
の可変長符号語にＥＯＢコードを挿入する方法である。
また（２）のケースで画質を最も劣化させない方法は、
各シンクブロック毎に格納された有効な高域データＨＡ
Ｃ０を全てＶＲＡＭ１１に格納し。各ＤＣＴブロック毎
にＶＲＡＭ１１に格納された高域データＨＡＣ１の最後
の可変長符号語にＥＯＢコードを挿入する方法である。
上記２つの方法は本発明の第２のデータ制御器１３及び
アドレス制御器１４を用いれば実現できるできることは
言うまでもない。
【００７７】以上のように本実施例によれば、エンドブ
ロックコードを出力するＥＯＢ発生器と、第１及び第２
のメモリと、第１及び第２のメモリから出力されたｎビ
ットの２信号とＥＯＢ発生器から出力されたエンドブロ
ックコードの内どれか１信号を選択し、出力する第１の
スイッチと、第１のスイッチの出力信号をＬＳＢ方向に
ビット単位で巡回する巡回器と、巡回器の出力信号を入
力するか自らの出力値をホールドする第１のレジスタ
と、巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、合成器の出力信号を入力するか自らの
出力値をホールドする第２のレジスタと、第２のレジス
タの出力信号を入力するか自らの出力値をホールドし、
かつ出力信号を第１または第２のメモリに出力する第３
のレジスタと、第１及び第２のレジスタから出力された
信号のどちらか一方を選択し合成器に出力する第２のス
イッチと、第２及び第３のレジスタの出力信号内の可変
長符号の符号長を検出する符号長検出器と、符号長検出
器の出力値を加算する累積加算値と、累積加算器の出力
信号に基づき第１，第２，第３のレジスタの動作決定す
る制御器とを設けることで、記録時にオーバーフローし
たシンクブロックの安定は復号を可能にする。またエラ
ーの残留したシンクブロックに対し１シンクブロック単
位の修整（置き換え）が実行でき画質劣化を低減でき
る。
ロックコードを出力するＥＯＢ発生器と、第１及び第２
のメモリと、第１及び第２のメモリから出力されたｎビ
ットの２信号とＥＯＢ発生器から出力されたエンドブロ
ックコードの内どれか１信号を選択し、出力する第１の
スイッチと、第１のスイッチの出力信号をＬＳＢ方向に
ビット単位で巡回する巡回器と、巡回器の出力信号を入
力するか自らの出力値をホールドする第１のレジスタ
と、巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、合成器の出力信号を入力するか自らの
出力値をホールドする第２のレジスタと、第２のレジス
タの出力信号を入力するか自らの出力値をホールドし、
かつ出力信号を第１または第２のメモリに出力する第３
のレジスタと、第１及び第２のレジスタから出力された
信号のどちらか一方を選択し合成器に出力する第２のス
イッチと、第２及び第３のレジスタの出力信号内の可変
長符号の符号長を検出する符号長検出器と、符号長検出
器の出力値を加算する累積加算値と、累積加算器の出力
信号に基づき第１，第２，第３のレジスタの動作決定す
る制御器とを設けることで、記録時にオーバーフローし
たシンクブロックの安定は復号を可能にする。またエラ
ーの残留したシンクブロックに対し１シンクブロック単
位の修整（置き換え）が実行でき画質劣化を低減でき
る。
【００７８】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、第１に可変長符号語の高域データＨＡＣを一
時的に格納するバッファメモリの容量を従来に比べ大幅
に削減可能にする。そのためコスト的にも、回路面積的
にも従来に比べ非常に有利な映像信号処理装置を提供す
る事ができる。
とにより、第１に可変長符号語の高域データＨＡＣを一
時的に格納するバッファメモリの容量を従来に比べ大幅
に削減可能にする。そのためコスト的にも、回路面積的
にも従来に比べ非常に有利な映像信号処理装置を提供す
る事ができる。
【００７９】第２にＦＲＡＭとＶＲＡＭのデータを合成
し、高域データを低域データの隙間に格納するフォーマ
ット処理が、１クロック単位で合成及び可変長符号語の
認識を可能とするため、高速処理を実現可能にする。そ
のため、リアルタイムでの高画質圧縮・伸長を実現する
映像信号処理装置を提供する事ができる。
し、高域データを低域データの隙間に格納するフォーマ
ット処理が、１クロック単位で合成及び可変長符号語の
認識を可能とするため、高速処理を実現可能にする。そ
のため、リアルタイムでの高画質圧縮・伸長を実現する
映像信号処理装置を提供する事ができる。
【００８０】第３に従来再生時、伝送器でエラー訂正を
行った結果訂正出来ない誤りが残留した場合は、１フレ
ーム前の同一場所のデータに置き換える事で可変長復号
時の誤動作を防止した。その結果、動きの激しい映像信
号では大きな画質劣化の一因となった。しかし、本発明
を用いることでマクロブロック単位で低域データだけの
可変長符号データの復号や、低域データと高域データの
一部（ＨＡＣ０）だけの可変長符号データの復号等が可
能となり、記録媒体がビデオテープレコーダ等１ビデオ
セグメント単位で完全に再生できない場合や記録再生系
で発生する誤り率が高い場合の画質劣化を防止可能な映
像信号処理装置を提供する事ができる。その効果は大な
るものがある。
行った結果訂正出来ない誤りが残留した場合は、１フレ
ーム前の同一場所のデータに置き換える事で可変長復号
時の誤動作を防止した。その結果、動きの激しい映像信
号では大きな画質劣化の一因となった。しかし、本発明
を用いることでマクロブロック単位で低域データだけの
可変長符号データの復号や、低域データと高域データの
一部（ＨＡＣ０）だけの可変長符号データの復号等が可
能となり、記録媒体がビデオテープレコーダ等１ビデオ
セグメント単位で完全に再生できない場合や記録再生系
で発生する誤り率が高い場合の画質劣化を防止可能な映
像信号処理装置を提供する事ができる。その効果は大な
るものがある。
【図１】本発明の一実施例における映像信号処理装置の
構成を示すブロック図
構成を示すブロック図
【図２】同装置におけるＦＲＡＭ及び記録時のＶＲＡＭ
の状態図
の状態図
【図３】同装置における再生時のＶＲＡＭの状態図
【図４】本発明の第２の実施例における映像信号処理装
置内の第２のデータ制御信号の構成を示すブロック図
置内の第２のデータ制御信号の構成を示すブロック図
【図５】同装置における第２のデータ制御信号の第１の
動作説明図
動作説明図
【図６】同装置における第２のデータ制御信号の第２の
動作説明図
動作説明図
【図７】本発明の第３の実施例における第２のデータ制
御信号の入力選択部の構成を示すブロック図
御信号の入力選択部の構成を示すブロック図
【図８】同装置における第２のデータ制御信号の第３の
動作説明図
動作説明図
【図９】従来の映像信号処理装置の構成を示すブロック
図
図
【図１０】画像信号の１フレームとＤＣＴブロックの関
係を示す模式図
係を示す模式図
【図１１】ＤＣＴされた周波数成分の出力順を示す模式
図
図
【図１２】ビデオセグメント化されたＤＣＴブロックの
伝送順番を示す説明図
伝送順番を示す説明図
【図１３】シンクブロックにおける固定領域（固定ブロ
ック）の構成を示す説明図
ック）の構成を示す説明図
【図１４】５つのシンクブロック（syncblock0〜syncbl
ock4）の構成を示す説明図
ock4）の構成を示す説明図
【図１５】シンクブロックへのデータの並び方の一例を
示した模式図
示した模式図
【図１６】従来のＶＲＡＭの構成を示す説明図
【図１７】ＦＲＡＭへの可変長符号語データの格納法の
説明図
説明図
【図１８】第２のデータ制御器の構成を示すブロック図
１ 入力端子 ２ ブロック化器 ３ 直交変換／逆直交変換器 ４ 量子化／逆量子化器 ５ 可変長符号化／復号化器 ６ 第１のデータ制御器 ７ 第１のアドレス制御器 ８ メモリ ９ ＦＰＲＡＭ １０ ＦＲＡＭ １１ ＶＲＡＭ １２ ＶＰＲＡＭ １３ 第２のデータ制御器 １４ 第２のアドレス制御器 １５ 伝送／受信器 １６ 出力端子
Claims (3)
- 【請求項１】 入力信号の標本値を集めてｍ×ｎの画素
毎に小ブロックを構成し、さらに小ブロックをｋ個集め
て中ブロックを形成するブロック化器と、 前記ブロック器の出力信号を小ブロック毎に直交変換す
る直交変換器と、 前記直交変換器で得られた直交成分を量子化する量子化
器と、 前記量子化器の出力を可変長符号データに符号化する可
変長符号化器と、 前記可変長符号化器の出力信号を格納するメモリと、 前記メモリの各小ブロックに割り当てられた固定ワード
長領域に格納しきれる分の可変長符号データ（ＬＡＣ）
を格納し、格納しきれない可変長符号データを同一の中
ブロックに属する小ブロックの固定ワード長領域の隙間
に格納（この処理で格納された可変長符号語をＨＡＣ０
と定義する）し、更に溢れる可変長符号データ（ＨＡＣ
１）を他の中ブロックに属する小ブロックの固定ワード
長領域の隙間に格納するデ−タ制御器と、 前記メモリに格納された可変長符号語データを出力する
伝送器とによって生成された伝送信号を復調する映像信
号処理装置であって、 入力された信号を受信する受信器と、 前記受信器の出力信号を格納する第１のメモリと、 ＨＡＣ０及びＨＡＣ１を格納する第２のメモリと、 前記第１のメモリの各小ブロック毎に割り当てられた格
納領域内で、ＨＡＣ０及びＨＡＣ１を抽出し、抽出した
中ブロック単位のＨＡＣ０を前記第２のメモリの前方か
ら順番に格納し、同様に抽出した中ブロック単位のＨＡ
Ｃ１を前記第２のメモリの後方から格納する第１のデー
タ制御器と、 可変長符号語データを小ブロック単位で前記第１及び第
２のメモリからワード単位で読み出す第２のデータ制御
器と、 前記第１及び第２のメモリから出力された可変長符号語
データを復号する可変長復号器と、 前記復号器から供給された信号を逆量子化する逆量子器
と、 前記逆量子化の出力信号を小ブロック単位で逆直交変換
する逆直交変換器とを備えたことを特徴とする映像信号
処理装置。 - 【請求項２】 第１及び第２のメモリと、 前記第１及び第２のメモリから出力されたｎビットの信
号のどちらか一方を選択し、出力する第１のスイッチ
と、 前記第１のスイッチの出力信号をＬＳＢ方向にビット単
位で巡回する巡回器と、 前記巡回器の出力信号を入力するか自らの出力値をホ−
ルドする第１のレジスタと、 前記巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、 前記合成器の出力信号を入力するか自らの出力値をホー
ルドする第２のレジスタと、 前記第２のレジスタの出力信号を入力するか自らの出力
値をホールドし、かつ出力信号を前記第１または第２の
メモリに出力する第３のレジスタと、 前記第１及び第２のレジスタから出力された信号のどち
らか一方を選択し前記合成器に出力する第２のスイッチ
と、 前記第２及び第３のレジスタの出力信号内の可変長符号
の符号長を検出する符号長検出器と、 前記符号長検出器の出力値を加算する累積加算値と、 前記累積加算器の出力信号に基づき前記第１，第２，第
３のレジスタの動作決定する制御器とを備えたことを特
徴とする映像信号処理装置。 - 【請求項３】 エンドブロックコードを出力するＥＯＢ
発生器と、 第１及び第２のメモリと、 前記第１及び第２のメモリから出力されたｎビットの２
信号と前記ＥＯＢ発生器から出力されたエンドブロック
コードの内どれか１信号を選択し、出力する第１のスイ
ッチと、 前記第１のスイッチの出力信号をＬＳＢ方向にビット単
位で巡回する巡回器と、 前記巡回器の出力信号を入力するか自らの出力値をホー
ルドする第１のレジスタと、 前記巡回器と出力信号のＬＳＢ側ｍビットと別途入力さ
れた信号のＭＳＢ側の（ｎ−ｍ）ビットを繋ぎ合わせ出
力する合成器と、 前記合成器の出力信号を入力するか自らの出力値をホー
ルドする第２のレジスタと、 前記第２のレジスタの出力信号を入力するか自らの出力
値をホールドし、かつ出力信号を前記第１または第２の
メモリに出力する第３のレジスタと、 前記第１及び第２のレジスタから出力された信号のどち
らか一方を選択し前記合成器に出力する第２のスイッチ
と、 前記第２及び第３のレジスタの出力信号内の可変長符号
の符号長を検出する符号長検出器と、 前記符号長検出器の出力値を加算する累積加算値と、 前記累積加算器の出力信号に基づき前記第１，第２，第
３のレジスタの動作決定する制御器とを備えたことを特
徴とする映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26080993A JP3139242B2 (ja) | 1993-10-19 | 1993-10-19 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26080993A JP3139242B2 (ja) | 1993-10-19 | 1993-10-19 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115544A true JPH07115544A (ja) | 1995-05-02 |
| JP3139242B2 JP3139242B2 (ja) | 2001-02-26 |
Family
ID=17353059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26080993A Expired - Fee Related JP3139242B2 (ja) | 1993-10-19 | 1993-10-19 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139242B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4851550B2 (ja) * | 2009-03-09 | 2012-01-11 | メタウォーター株式会社 | 破袋装置 |
-
1993
- 1993-10-19 JP JP26080993A patent/JP3139242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139242B2 (ja) | 2001-02-26 |
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