JPH07110358A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07110358A JPH07110358A JP5253012A JP25301293A JPH07110358A JP H07110358 A JPH07110358 A JP H07110358A JP 5253012 A JP5253012 A JP 5253012A JP 25301293 A JP25301293 A JP 25301293A JP H07110358 A JPH07110358 A JP H07110358A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- circuit
- lead
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路において、少ない素子の追加
で容易に実装後の接続チェックを可能にする。 【構成】 リード１４〜１９間はＮＭＯＳトランジスタ
２２とＰＭＯＳトランジスタ２１の両トランスファーゲ
ートで接続されている。これらトランスファーゲートは
リード２０より入力する信号により、入力バッファ１
１、インバータ１０で制御される。該信号が“Ｈ”のと
きトランスファーゲートがオンとなり、すべてのリード
１４〜１９が短絡される。該信号が“Ｌ”のときトラン
スファーゲートはオフして開放状態、つまり本体回路試
験状態となる。
で容易に実装後の接続チェックを可能にする。 【構成】 リード１４〜１９間はＮＭＯＳトランジスタ
２２とＰＭＯＳトランジスタ２１の両トランスファーゲ
ートで接続されている。これらトランスファーゲートは
リード２０より入力する信号により、入力バッファ１
１、インバータ１０で制御される。該信号が“Ｈ”のと
きトランスファーゲートがオンとなり、すべてのリード
１４〜１９が短絡される。該信号が“Ｌ”のときトラン
スファーゲートはオフして開放状態、つまり本体回路試
験状態となる。
Description
【０００１】
【産業上の利用分野】本発明は、所定の機能を有する本
体回路と、複数のリードピンを有する半導体集積回路に
関する。
体回路と、複数のリードピンを有する半導体集積回路に
関する。
【０００２】
【従来の技術】バウンダリスキャンは、図４に示すよう
に、各デバイスと内部ロジック４２との間にレジスタセ
ル４１を配した設計構造の半導体集積回路（以下デバイ
スと称す）を取り扱い対象とするテスト技術である（Ｉ
ＥＥＥ Standard 1149.1 ）。これらのレジスタセル４
１で各入力および出力ピン４７，４８の発生事象をコン
トロールならびに観測することができる。レジスタセル
４１を一連に接続すると、バウンダリレジスタと呼ばれ
るデータ・レジスタ・チェーンが形成される。他にもレ
ジスタがあり、インストラクションレジスタ４５は命令
ビットをデコードし、その結果、デバイスに各種の機能
を実行させることができる。バイパスレジスタ４４は、
スキャン入力からスキャン出力までの距離を最短にする
１ビット経路を提供する。ＩＮＣＯＤＥレジスタ４３
は、デバイスおよび製造メーカを識別する。また、入
力、出力および制御の各機能専用の複数本のデバイスピ
ンをもつテストアクセスポート（ＴＡＰ）コントローラ
４６を備えている。
に、各デバイスと内部ロジック４２との間にレジスタセ
ル４１を配した設計構造の半導体集積回路（以下デバイ
スと称す）を取り扱い対象とするテスト技術である（Ｉ
ＥＥＥ Standard 1149.1 ）。これらのレジスタセル４
１で各入力および出力ピン４７，４８の発生事象をコン
トロールならびに観測することができる。レジスタセル
４１を一連に接続すると、バウンダリレジスタと呼ばれ
るデータ・レジスタ・チェーンが形成される。他にもレ
ジスタがあり、インストラクションレジスタ４５は命令
ビットをデコードし、その結果、デバイスに各種の機能
を実行させることができる。バイパスレジスタ４４は、
スキャン入力からスキャン出力までの距離を最短にする
１ビット経路を提供する。ＩＮＣＯＤＥレジスタ４３
は、デバイスおよび製造メーカを識別する。また、入
力、出力および制御の各機能専用の複数本のデバイスピ
ンをもつテストアクセスポート（ＴＡＰ）コントローラ
４６を備えている。
【０００３】ＩＥＥＥ Standard 1149.1 に記述されて
いる必須の公用命令としてＥＸＴＥＳＴ，ＢＹＰＡＳ
Ｓ，およびＳＡＭＰＬＥ／ＰＲＥＬＯＡＤがあるが、こ
こではＥＸＴＥＳＴについて述べる。ＥＸＴＥＳＴは主
として、バウンダリレジスタセルからデバイス外のいず
れかの点までの回路のテストを取り扱い対象とし、次の
３つの機能がある。バウンダリレジスタおよび被試験
デバイスと回路基板との接続回路のテストをするスタン
ド・アロン機能、バウンダリレジスタおよびバウンダ
リスキャンデバイス同士間を接続する回路のテストをす
るインターコネクト機能、バウンダリレジスタとバウ
ンダリスキャンデバイス同士間の実装回路のテストをす
るクラスタ機能。ここでは、特にスタンド・アロン機能
について説明する。バウンダリレジスタセル、レジスタ
セルとの間のボンディングワイヤ、および端子と回路ボ
ードとの間のハンダ接続をテストすると、デバイスの入
力に与えられるデータビットは入力レジスタセルによっ
て取り込まれ、そこからシフト出力され解析される。出
力は同様に出力レジスタセルにビットシリアルにシフト
ロードし、パラレルラッチ出力を調べることによってテ
ストされる。
いる必須の公用命令としてＥＸＴＥＳＴ，ＢＹＰＡＳ
Ｓ，およびＳＡＭＰＬＥ／ＰＲＥＬＯＡＤがあるが、こ
こではＥＸＴＥＳＴについて述べる。ＥＸＴＥＳＴは主
として、バウンダリレジスタセルからデバイス外のいず
れかの点までの回路のテストを取り扱い対象とし、次の
３つの機能がある。バウンダリレジスタおよび被試験
デバイスと回路基板との接続回路のテストをするスタン
ド・アロン機能、バウンダリレジスタおよびバウンダ
リスキャンデバイス同士間を接続する回路のテストをす
るインターコネクト機能、バウンダリレジスタとバウ
ンダリスキャンデバイス同士間の実装回路のテストをす
るクラスタ機能。ここでは、特にスタンド・アロン機能
について説明する。バウンダリレジスタセル、レジスタ
セルとの間のボンディングワイヤ、および端子と回路ボ
ードとの間のハンダ接続をテストすると、デバイスの入
力に与えられるデータビットは入力レジスタセルによっ
て取り込まれ、そこからシフト出力され解析される。出
力は同様に出力レジスタセルにビットシリアルにシフト
ロードし、パラレルラッチ出力を調べることによってテ
ストされる。
【０００４】特開平３−１６０３７７号公報は、所定の
機能を有する本体回路と、該本体回路に接続された複数
の配線と、該複数の配線の接地配線を除くいずれか２つ
の配線毎に接続された論理反転素子と、該論理反転素子
に給電するための論理反転素子用電源回路を有してい
る。
機能を有する本体回路と、該本体回路に接続された複数
の配線と、該複数の配線の接地配線を除くいずれか２つ
の配線毎に接続された論理反転素子と、該論理反転素子
に給電するための論理反転素子用電源回路を有してい
る。
【０００５】図５はプリント基板への実装状態を示す概
略平面図である。同図に示すように、半導体集積回路の
パッケージ３０に設けられた電源ピン３１ｂ，４３ｂは
プリント基板５０上の電源プリント配線５１，６３と接
続され、同様に、接地ピン３２ｂは接地プリント配線５
２と、信号ピン３３ｂ〜４２ｂは信号プリント配線５３
〜６２とそれぞれ接続されている。電源ピン３１ｂは電
源リード３１とボンディングワイヤ２６と電源配線１１
を経て半導体集積回路チップ１０上の本体回路２４と接
続され、接地ピン３２ｂは接地リード３２と接地配線１
２を経て本体回路２４と接続されている。信号ピン３３
ｂ〜４２ｂは信号リード３３〜４２と信号配線１３〜２
２を経て本体回路２４と接続されている。電源ピン４３
ｂは反転素子用電源リード４３とボンディングワイヤ２
６と論理反転素子用電源リード２３を通して本体回路２
４と接続されている。信号プリント配線５４と５５、５
６と５７、５８と５９、６０と６１それぞれの間に短絡
バー６４が設けられている。
略平面図である。同図に示すように、半導体集積回路の
パッケージ３０に設けられた電源ピン３１ｂ，４３ｂは
プリント基板５０上の電源プリント配線５１，６３と接
続され、同様に、接地ピン３２ｂは接地プリント配線５
２と、信号ピン３３ｂ〜４２ｂは信号プリント配線５３
〜６２とそれぞれ接続されている。電源ピン３１ｂは電
源リード３１とボンディングワイヤ２６と電源配線１１
を経て半導体集積回路チップ１０上の本体回路２４と接
続され、接地ピン３２ｂは接地リード３２と接地配線１
２を経て本体回路２４と接続されている。信号ピン３３
ｂ〜４２ｂは信号リード３３〜４２と信号配線１３〜２
２を経て本体回路２４と接続されている。電源ピン４３
ｂは反転素子用電源リード４３とボンディングワイヤ２
６と論理反転素子用電源リード２３を通して本体回路２
４と接続されている。信号プリント配線５４と５５、５
６と５７、５８と５９、６０と６１それぞれの間に短絡
バー６４が設けられている。
【０００６】次に、試験方法について述べる。図５にお
いて電源プリント配線５１には電源を接続することな
く、論理反転素子用の電源プリント配線６３に電源を接
続する。このことにより、論理反転素子２５は動作状態
となるが、本体回路２４は非動作状態におかれる。この
状態において、信号プリント配線５４と５５間、５６と
５７間、５８と５９間および６０と６１間を治工具等に
より短絡バー６４を使用して短絡させ、かつ図示されて
いないが、信号プリント配線６２と５３間も同様に治工
具等により一時的に短絡させる。このような状態におい
ては、論理反転素子２５の直列接続回路はリングオシレ
ーション動作を行なう。これを検知することにより各信
号ピン３２ｂ〜４２ｂがプリント配線５２〜６２と正常
に接続されていること確認することが可能となる。これ
に対し、接続点のうちのいずれか１箇所あるいは複数箇
所が開放している場合、論理反転素子２５の直列接続回
路が形成されず、リングオシレーション動作も示されな
い。よって全ての接続点が正常に接続されている場合と
明確に区別することができる。
いて電源プリント配線５１には電源を接続することな
く、論理反転素子用の電源プリント配線６３に電源を接
続する。このことにより、論理反転素子２５は動作状態
となるが、本体回路２４は非動作状態におかれる。この
状態において、信号プリント配線５４と５５間、５６と
５７間、５８と５９間および６０と６１間を治工具等に
より短絡バー６４を使用して短絡させ、かつ図示されて
いないが、信号プリント配線６２と５３間も同様に治工
具等により一時的に短絡させる。このような状態におい
ては、論理反転素子２５の直列接続回路はリングオシレ
ーション動作を行なう。これを検知することにより各信
号ピン３２ｂ〜４２ｂがプリント配線５２〜６２と正常
に接続されていること確認することが可能となる。これ
に対し、接続点のうちのいずれか１箇所あるいは複数箇
所が開放している場合、論理反転素子２５の直列接続回
路が形成されず、リングオシレーション動作も示されな
い。よって全ての接続点が正常に接続されている場合と
明確に区別することができる。
【０００７】
【発明が解決しようとする課題】以上説明したように、
プリント基板上にデバイスを実装した場合、従来例での
バウンダリスキャンでは、バウンダリスキャン用のレジ
スタが必要となる。同レジスタは素子が数十トランジス
タ必要となり、面積が大きくなるという欠点がある。
プリント基板上にデバイスを実装した場合、従来例での
バウンダリスキャンでは、バウンダリスキャン用のレジ
スタが必要となる。同レジスタは素子が数十トランジス
タ必要となり、面積が大きくなるという欠点がある。
【０００８】また、特開平３−１６０３７７号では、論
理反転素子を直列に接続するために各端子を短絡する治
工具が必要となり、ピン数が多くなると、ピン間の距離
も短かくなり、余分の費用が発生し、また技術的にも困
難となる欠点がある。
理反転素子を直列に接続するために各端子を短絡する治
工具が必要となり、ピン数が多くなると、ピン間の距離
も短かくなり、余分の費用が発生し、また技術的にも困
難となる欠点がある。
【０００９】本発明の目的は、バウンダリスキャンに比
べ少ない素子で済み、かつ端子を短絡する工具を必要と
しない半導体集積回路を提供することにある。
べ少ない素子で済み、かつ端子を短絡する工具を必要と
しない半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、所定の機能を
有する本体回路と、複数のリードピンを有する半導体集
積回路において、前記のリードピン相互をＭＯＳトラン
ジスタのソースおよびドレインで接続したトランスファ
ーゲートを備えている。
有する本体回路と、複数のリードピンを有する半導体集
積回路において、前記のリードピン相互をＭＯＳトラン
ジスタのソースおよびドレインで接続したトランスファ
ーゲートを備えている。
【００１１】
【作用】トランスファーゲートでリードピン相互を任意
に開放・短絡するので、追加する素子の数が少なくて済
み、また各端子を短絡する工具も不要である。
に開放・短絡するので、追加する素子の数が少なくて済
み、また各端子を短絡する工具も不要である。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の半導体集積回路
の概略平面図である。所定の機能を有する本体回路１２
には入出力バッファも含まれている。本体回路１２から
リード１４〜１９まではボンディングパッド（図示して
いない）−ボンディングワイヤ（図示していない）を経
由する。各リード１４〜１９間はＮＭＯＳトランジスタ
２２とＰＭＯＳトランジスタ２１の両トランスファーゲ
ートで接続されている。該トランスファーゲートはリー
ド２０より入力する信号により入力バッファ１１、イン
バータ１０で制御され、リード２０が“Ｈ”の時オンと
なり、すべてのリード１４〜１９が短絡される。リード
２０が“Ｌ”の時はオフして開放状態、つまり、本体回
路試験状態となる。
て説明する。図１は本発明の一実施例の半導体集積回路
の概略平面図である。所定の機能を有する本体回路１２
には入出力バッファも含まれている。本体回路１２から
リード１４〜１９まではボンディングパッド（図示して
いない）−ボンディングワイヤ（図示していない）を経
由する。各リード１４〜１９間はＮＭＯＳトランジスタ
２２とＰＭＯＳトランジスタ２１の両トランスファーゲ
ートで接続されている。該トランスファーゲートはリー
ド２０より入力する信号により入力バッファ１１、イン
バータ１０で制御され、リード２０が“Ｈ”の時オンと
なり、すべてのリード１４〜１９が短絡される。リード
２０が“Ｌ”の時はオフして開放状態、つまり、本体回
路試験状態となる。
【００１３】本実施例の半導体集積回路１３Ａをプリン
ト基板に実装し、各リード１４〜１９がプリント基板に
接続されているかどうかを確認するには、リード２０を
“Ｈ”としトランスファーゲートで接続されているリー
ドの最初のリード１４と最後のリード１９をプリント基
板を通して導通チェックを行なえばよい。プリント基板
への接続がすべてＯＫであれば、トランスファーゲート
がすべてのリード１４〜１９を短絡しており、導通が確
認される。いずれかに接続の不具合があれば導通がとれ
ないことになる。トランスファーゲートによる接続は各
リードをリング状に接続してはならず、一箇所は切断さ
れていないといけない。
ト基板に実装し、各リード１４〜１９がプリント基板に
接続されているかどうかを確認するには、リード２０を
“Ｈ”としトランスファーゲートで接続されているリー
ドの最初のリード１４と最後のリード１９をプリント基
板を通して導通チェックを行なえばよい。プリント基板
への接続がすべてＯＫであれば、トランスファーゲート
がすべてのリード１４〜１９を短絡しており、導通が確
認される。いずれかに接続の不具合があれば導通がとれ
ないことになる。トランスファーゲートによる接続は各
リードをリング状に接続してはならず、一箇所は切断さ
れていないといけない。
【００１４】図２および図３は本発明の他の実施例の半
導体集積回路の平面図である。図２の半導体集積回路１
３Ｂでは、トランスファーゲートがＮＭＯＳトランジス
タ２２で構成されており、動作は図１の実施例と同様で
ある。また、図３の半導体集積回路１３Ｃでは、トラン
スファーゲートがＰＭＯＳトランジスタ２１で構成され
ており、動作は図１の実施例と同様である。
導体集積回路の平面図である。図２の半導体集積回路１
３Ｂでは、トランスファーゲートがＮＭＯＳトランジス
タ２２で構成されており、動作は図１の実施例と同様で
ある。また、図３の半導体集積回路１３Ｃでは、トラン
スファーゲートがＰＭＯＳトランジスタ２１で構成され
ており、動作は図１の実施例と同様である。
【００１５】
【発明の効果】以上説明したように、本発明は、各リー
ドに相互を接続するようにＭＯＳのトランスファーゲー
トを接続し、任意に短絡、開放を可能としたことによ
り、バウンダリスキャンに比べ１０分の１以下の素子で
すみ、また特開平３−１６０３７７号に比べ短絡する治
工具は必要とせず、多ピンになっても何ら技術的に困難
性はなく容易に実現可能である。
ドに相互を接続するようにＭＯＳのトランスファーゲー
トを接続し、任意に短絡、開放を可能としたことによ
り、バウンダリスキャンに比べ１０分の１以下の素子で
すみ、また特開平３−１６０３７７号に比べ短絡する治
工具は必要とせず、多ピンになっても何ら技術的に困難
性はなく容易に実現可能である。
【図１】本発明の第１の実施例の半導体集積回路の概略
平面図である。
平面図である。
【図２】本発明の第２の実施例の半導体集積回路の概略
平面図である。
平面図である。
【図３】本発明の第３の実施例の半導体集積回路の概略
平面図である。
平面図である。
【図４】第１の従来例（バウンダリスキャン ＩＥＥＥ
Standard 1149.1-1990）を示す図である。
Standard 1149.1-1990）を示す図である。
【図５】第２の従来例（特開平３−１６０３７７号）を
示す図である。
示す図である。
１０ インバータ １１ 入力バッファ １２ 本体回路 １３Ａ，１３Ｂ，１３Ｃ 半導体集積回路 １４〜１９ リード ２０ テスト端子のリード ２１ ＰＭＯＳトランジスタ ２２ ＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (1)
- 【請求項１】 所定の機能を有する本体回路と、複数の
リードピンを有する半導体集積回路において、 前記のリードピン相互を、ＭＯＳトランジスタのソース
およびドレインで接続したトランスファーゲートを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253012A JP2978692B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253012A JP2978692B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07110358A true JPH07110358A (ja) | 1995-04-25 |
| JP2978692B2 JP2978692B2 (ja) | 1999-11-15 |
Family
ID=17245263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253012A Expired - Lifetime JP2978692B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978692B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290642A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
| JPH0299877A (ja) * | 1988-10-07 | 1990-04-11 | Hitachi Ltd | 集積回路部品及びその接続検査方法 |
-
1993
- 1993-10-08 JP JP5253012A patent/JP2978692B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290642A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路 |
| JPH0299877A (ja) * | 1988-10-07 | 1990-04-11 | Hitachi Ltd | 集積回路部品及びその接続検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978692B2 (ja) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |