JPH07109926B2 - 半導体レーザ装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体レーザ装置、特に内部ストライプ型の
半導体レーザ装置、及びその製造方法に関する。

（従来の技術） レーザ発振の横モードは、レーザ光の水平方向の広がり
角のみならず、閾値電流、電流対光出力特性、縦モード
特性等を支配する重要な因子である。このレーザ発振の
横モードを制御するために、基板に１本のストライプ状
溝を形成した半導体レーザ装置が良く知られている。こ
のような半導体レーザ装置の一例として、屈折率導波型
構造を有するCSP（Channeled Substrate Planar）レー
ザがある。また、半導体基板上の電流阻止層を貫通し半
導体基板に達するストライプ状溝が形成されているVSIS
（Ｖ−channeled Substrate Inner Stripe）レーザも多
用されている。

VSISレーザの一例を第４図に示す。このVSISレーザで
は、ｐ−GaAs基板１上に、ｎ−GaAs電流阻止層２、ｐ−
GaAlAs第１クラッド層３、GaAlAs活性層４、ｎ−GaAlAs
第２クラッド層５、及びｎ−GaAsコンタクト層６が積層
され、電流阻止層２に半導体基板１に達するストライプ
状溝10が形成されている。ストライプ状溝10により光導
波路と電流通路とが形成されるので、VSISレーザは製造
が容易であるという長所を有するが、発振閾値が40〜60
mAと比較的高いという欠点を有している。

このようなVSISレーザの製造に於いては、電流阻止層２
をエッチングしてストライプ状溝10を形成した後に、LP
E（液相エピタキシャル法）によってこの溝10を埋め込
んで第１クラッド層３の成長が行われる。このLPE成長
では、溝10の側面部上での結晶成長速度が、電流阻止層
２の平坦部上での速度よりも大きい。その結果、溝10の
内部が選択的に埋め込まれ、その上に成長させられる第
１クラッド層３の表面が平坦化される。これは、LPE法
に於ける結晶成長の速度が下地結晶の面方位に強く依存
することを利用したものであり、リッジを有する基板を
平坦化するためにも用いることができる。

ところで、VSISレーザの閾値電流を低減するためには、
第１クラッド層３の層厚をできるだけ薄くすることによ
って、第１クラッド層３内の電流の横方向の広がりを防
止して、無効電流を減少させることが有効である。しか
し、第１クラッド層３の層厚を薄くするために、該層の
成長時間を短くすると溝10の埋込が不十分となり、第５
図に示すように、湾曲部11が形成されてしまう。このよ
うな湾曲部11を有する第１クラッド層３の上に活性層４
を成長させると、活性層４も湾曲してしまう。このよう
な湾曲した活性層を有する半導体レーザ装置では、横方
向の屈折率差が通常のものとは異なるので、レーザ光の
遠視野像が安定せず、最大光出力が低下する恐れがあ
る。

第１クラッド層３の層厚を薄くしても、活性層４の湾曲
を生じさせないようにするためには、電流阻止層２の平
坦部上での結晶成長速度を充分に遅くすることができれ
ば良い。これを実現するためには次のような構成とする
ことが考えられる。

（１）電流阻止層にリッジ部を設け、ストライプ状溝を
そのリッジ部に形成する。

（２）ストライプ状溝（主チャネル）の両側に、主チャ
ネルと同様の溝（ダミーチャネル）を形成する。

上記（１）の例としては、第６図に示すようなBTRS（Bu
ried Twin−Ridge Substrate）構造と呼ばれるものがあ
る。この構造では、基板１のテラス13上に平行な２つの
リッジ12a、12bが設けられており、それらのリッジ間に
ストライプ状溝10が形成されている。第１クラッド層３
の成長に際しては、結晶成長の異方性によって２つのリ
ッジ12a、12bの側面に於ける成長が促進されるために、
リッジ12a、12b上の平坦部までの結晶成長が遅くなる。
このため、溝10を完全に埋め込み、しかも両リッジ上の
第１クラッド層３の層厚を薄くすることができる。

上記（２）の例としては、第７図に示す構造及び第８図
に示す構造がある。これらの構造では、ストライプ状の
主チャネル10aの両側に主チャネル10aと同じ深さのダミ
ーチャネル10bが形成されている。第７図の例では、主
チャネル10aのみは基板１のテラス13上に形成されてお
っり、基板１に達している。従って、主チャネル10aの
みが電流通路となる。また、第８図の例では、主チャネ
ル10aとダミーチャネル10bの両方が基板１に達してい
る。電流通路を主チャネル10aに狭窄するために、主チ
ャネル10aの両側に溝14を形成してダミーチャネル10bの
方に電流が漏れないようにしている。

第７図及び第８図の構造に於いて、LPE法により電流阻
止層２上に第１クラッド層３を成長させる際には、結晶
成長の面方位異方性によってダミーチャネル10b上での
結晶成長が促進されるために、各チャネル間の電流阻止
層２の平坦部上での成長は鈍化する。従って、主チャネ
ル10aを完全に埋め込むことができ、しかも主チャネル1
0aの両側の第１クラッド層３の層厚を薄くすることがで
きる。

（発明が解決しようとする課題） 上述の第６図のBTRS構造の場合及び第７図の構造の場合
には、基板１をエッチングしてテラス13を形成しなけれ
ばならない。また、第８図の構造では、電流狭窄のため
の溝14を結晶成長工程終了後に形成しなければならな
い。このように、上述の各改良例は、何れも電流狭窄構
造を形成するために製造工程数の増加を必要とするもの
である。

本発明の目的は、ストライプ状溝の上方の活性層を湾曲
させることなく、該溝の両側に薄い層を成長させること
ができ、しかも製造の容易な構造を有する半導体レーザ
装置及びその製造方法を提供することにある。

（課題を解決するための手段） 本発明に係る半導体レーザ装置は、実質的に平坦な表面
を有する半導体基板と、該半導体基板の表面上に形成さ
れた電流阻止層とを備え、該電流阻止層は、この電流阻
止層を貫通して該半導体基板の表面に達するストライプ
状溝と、該ストライプ状溝の両側のそれぞれに該電流阻
止層を貫通しないよう形成された２つ以上の副溝とを有
し、該電流阻止層上には、表面が平坦なクラッド層が形
成されており、そのことにより上記目的が達成される。

本発明は上記半導体レーザ装置において、前記電流阻止
層は、前記半導体基板と同一の構成材料からなる第１の
半導体層と、該第１の半導体層上に形成された、該半導
体基板とは構成材料が異なるアンチメルトバック層と、
該アンチメルトバック層上に形成された、該半導体基板
と同一の構成材料からなる第２の半導体層とから構成さ
れていることが好ましい。

本発明は上記半導体レーザ装置において、前記半導体基
板が第１導電型であり、前記電流阻止層が第２導電型で
あり、前記クラッド層は、第１導電型の第１のクラッド
層であり、該第１のクラッド層上には、活性層及び第２
導電型の第２のクラッド層が積層されていることが好ま
しい。

本発明は上記半導体レーザ装置において、前記第１導電
型がｎ型であり、前記第１のクラッド層の不純物がテル
ルであり、そのキャリア濃度が１×10¹⁷〜７×10¹⁷cm^-3
であることが好ましい。

本発明は上記半導体レーザ装置において、前記第２導電
型がｎ型であり、前記第２のクラッド層の不純物がテル
ルであり、そのキャリア濃度が１×10¹⁷〜７×10¹⁷cm^-3
であることが好ましい。

本発明は上記半導体レーザ装置において、前記第２導電
型がｐ型であり、前記第２のクラッド層のキャリア濃度
が１×10¹⁷〜７×10¹⁷cm^-3であることが好ましい。

本発明は樹器半導体レーザ装置において、前記第１導電
型がｐ型であり、前記第１のクラッド層のキャリア濃度
が１×10¹⁷〜７×10¹⁷cm^-3であることが好ましい。

本発明に係る半導体レーザ装置の製造方法は、実質的に
平坦な半導体基板上に電流阻止層を形成する工程、該電
流阻止層を選択的にエッチングして該半導体基板に達し
ない深さの第１のストライプ状溝を形成する第１のエッ
チング工程、更にエッチングを行って、該第１のストラ
イプ状溝が該半導体基板に達するようにするとともに、
該電流阻止層の、第１のストライプ状溝の両側のそれぞ
れに、該半導体基板に達しない深さの２つ以上の第２の
ストライプ状溝を形成する第２のエッチング工程、及び
該電流阻止層にクラッド層をその表面が平坦になるよう
形成する工程を包含しており、そのことにより上記目的
が達成される。

（作用） この発明の半導体レーザ装置においては、基板上に形成
される電流阻止層を、該電流阻止層を貫通して該半導体
基板の表面に達するストライプ状溝と、該ストライプ状
溝の両側に位置する副溝とを有する構造としたので、該
電流阻止層の、ストライプ状溝両側の平坦部上では、該
溝の内側に比べて半導体層の成長速度が小さくなり、結
晶成長法における下地結晶の面方位の利用により、該平
坦部上での層厚が薄くしかも表面が平坦なクラッド層を
該電流阻止層上に形成可能となる。

また、上記電流阻止層の副溝を、その下側の半導体基板
に達しないように形成しているため、電流を上記ストラ
イプ状溝内部に集中させる電流狭窄構造を、基板表面を
エッチングして凸部を形成したり、結晶成長後に電流狭
窄のための溝を形成したりすることなく、簡単に実現で
きる。

さらに、ストライプ状溝及び副溝を有する電流阻止層の
上には、その表面が平坦なクラッド層を形成しているた
め、活性層下側のクラッド層表面の形状による活性層の
薄層化等の層厚の不安定性を招くことはなく、該活性層
をその層厚の制御性を保持しつつ安定に形成できる。

またこの発明の半導体レーザ装置においては、上記電流
阻止層を、アンチメルトバック層を含む構造としたの
で、副溝の配置ピッチが小さい場合等においても、電流
阻止層のメルトバックによりクラッド層及びその上の活
性層が副溝上で窪んでしまうのを回避することができ
る。

また、本発明の半導体レーザ装置の製造方法において
は、半導体基板上に電流阻止層を形成した後、エッチン
グ処理により、電流阻止層を貫通する第１のストライプ
状溝と、該ストライプ状溝の両側に位置し、電流阻止層
を貫通しない第２のストライプ状溝とを形成しているの
で、その上に、結晶成長法における下地結晶の面方位の
利用により、該電流阻止層の平坦部上での層厚が薄くし
かも表面が平坦なクラッド層を形成可能な電流狭窄のた
めの構造を、基板表面をエッチングして凸部を形成した
り、結晶成長後に電流狭窄のための溝を形成したりする
ことなく、簡単に実現できる。

また、ストライプ状溝及び副溝を有する電流阻止層上に
は、クラッド層をその表面が平坦になるよう形成してい
るため、活性層下側のクラッド層表面の形状による活性
層の層厚の不安定化が生ずることはなく、該活性層をそ
の層厚の制御性を保持しつつ安定に形成できる。

（実施例） 本発明を実施例について以下に説明する。

第２図に本発明半導体レーザ装置の一実施例の断面図を
示す。本実施例はVSIS構造を有しており、平坦なｐ−Ga
As基板１上に、ｎ−GaAs電流阻止層（厚さ0.8μｍ）
２、ｐ−GaAlAs第１クラッド層（厚さ0.05〜0.15μｍ、
不純物:Mg、キャリア濃度１×10¹⁸cm^-3）３、GaAlAs活
性層（厚さ0.1μｍ）４、ｎ−GaAlAs第２クラッド層
（厚さ1.2μｍ、不純物：テルル、キャリア濃度１×10
¹⁸cm^-3）５、ｎ−GaAsコンタクト層（厚さ５μｍ）６が
形成されている。また基板１の裏面にはｐ側電極８、コ
ンタクト層６の上にはｎ側電極７が形成されている。

電流阻止層２には、断面Ｖ字形のストライプ状主チャネ
ル（幅５μｍ、深さ1.2μｍ）10aが電流阻止層２を貫通
して基板１に達するように形成されている。一方、主チ
ャネル10aの両側のそれぞれには、複数のダミーチャネ
ル10bが形成されている。これらのダミーチャネル10bの
深さは0.4〜0.5μｍであり、電流阻止層２を貫通しない
ようにされている。ダミーチャネル10b（幅３μｍ）
は、主チャネル10aの両側に約20μｍ幅のストライプ状
平坦部以外の全面に７μｍのピッチで印刻した。

本実施例のVSISレーザに於いては、表面に凹部の無い平
坦な第１クラッド層３が、主チャネル10aの両側に於い
て層厚0.05μｍという薄さで形成することが可能であ
る。このため、動作時に薄い第１クラッド層３内を横方
向へ流れる無効電流が減少し、レーザ発振に必要な電流
が主チャネル10aに集中して流れる。本実施例では、発
振閾値は30mAであった。また、活性層４が湾曲していな
いので、レーザ光の遠視野像も安定していた。

上記実施例ではｐ−GaAlAs第１クラッド層３のキャリア
濃度は１×10¹⁸cm^-3としたが、この濃度を低くすること
によって発振閾値が更に低下することが観測された。例
えば、キャリア濃度が５×10¹⁷cm^-3の場合には、発振閾
値は27mAであった。この発振閾値の低下は、第１クラッ
ド層３のキャリア濃度の１×10¹⁷〜７×10¹⁷cm^-3の範囲
で観測された。この理由は、主チャネル10a両側の第１
クラッド層３中への電流拡がりが更に抑制されるためと
考えられる。

また、ｎ−GaAlAs第２クラッド層５の不純物はテルルで
あり、そのキャリア濃度は１10¹⁸cm^-3であったが、この
濃度を低くすることによっても発振閾値が更に低下する
ことが観測された。例えば、第２クラッド層５のキャリ
ア濃度が５×10¹⁷cm^-3の場合には、発振閾値は25mAであ
った。このような発振閾値の低下は、第２クラッド層５
のキャリア濃度が１×10¹⁷〜７×10¹⁷cm^-3の範囲にある
場合に観測された。この理由は、第２クラッド層５内の
テルルに関連した結晶欠陥の数が減少したためと考えら
れる。

次に上記構造を有するVSISレーザの製造方法について説
明する。

先ず、第１図（ａ）に示すように、平坦なｐ−GaAs基板
１上に、電流阻止層２となるｎ−GaAs層をLPE法を用い
て約0.8μｍの厚さに成長させた。この電流阻止層２
は、ｎ−GaAlAs層を含む多層構造であっても良い。次
に、主チャネル10aを形成するために、フォトレジスト
９を塗布し（第１図（ｂ））、電流阻止層２の表面中央
部にストライプ状のパターンを露光、現像した（第１図
（ｃ））。

次に、硫酸系エッチャント（H₂SO₄：H₂O₂：H₂O＝1:2:5
0）を用いた第１のエッチングを行い、主チャネル10aを
先ず0.75μｍの深さに形成し（第１図（ｄ））、その後
フォトレジスト９を除去することなく、ダミーチャネル
10b用の多数のストライプ状パターンを露光、現像した
（第１図（ｅ））。次いで、上述のものと同様の硫酸系
エッチャントにより電流阻止層２に対して第２のエッチ
ングを行って、ダミーチャネル10bを形成した（第１図
（ｆ））。このときダミーチャネル10bが電流阻止層２
を貫通しないようにするために、エッチングする深さを
0.45μｍとし、電流阻止層２の層厚より浅くした。一
方、この第２のエッチングによって主チャネル10aは電
流阻止層２を貫通して基板１に達した。

次に、レジスト９を除去し（第１図（ｇ））、LPE法を
用いてｐ−GaAlAs第１クラッド層３を形成した。このと
き電流阻止層２に設けたダミーチャネル10bによって平
坦部上の成長速度が著しく低下するため、主チャネル10
aを完全に埋め込みながら、平坦部上の第１クラッド層
３の層厚を約0.05μｍにまで薄く抑えることができた。
こうして表面に凹部のない第１クラッド層３を形成した
後、GaAlAs活性層４、ｎ−GaAlAs第２クラッド層５、ｎ
−GaAsコンタクト層６を順次エピタキシャル成長によっ
って積層し、ヘテロ構造を形成した。この後、基板１の
裏面及びコンタクト層６の表面に電極材料を蒸着するこ
とによって電極７、８を形成し、本実施例の半導体レー
ザ装置が製造された。この実施例では、基板上に形成さ
れる電流阻止層２を、該電流阻止層を貫通して該半導体
基板１の表面に達するストライプ状主チャネル10aと、
該主チャネル10aの両側に位置するダミーチャネル10bと
を有する構造としたので、該電流阻止層２の、主チャネ
ル10a両側の平坦部上では、該チャネル10a,10b内側に比
べて半導体層の成長速度が小さくなり、結晶成長法にお
ける下地結晶の面方位の利用により、該平坦部上での層
厚が薄くしかも表面が平坦なクラッド層３を該電流阻止
層２上に形成できる。

また、上記電流阻止層２のダミーチャネル10bを、その
下側の半導体基板に達しないように形成しているため、
電流を上記主チャネル10a内部に集中させる電流狭窄構
造を、基板表面をエッチングして凸部を形成したり、結
晶成長後に電流狭窄のための溝を形成したりすることな
く、簡単に実現できる。

さらに主チャネル10a及びダミーチャネル10bを有する電
流阻止層２の上には、その表面が平坦なクラッド層３を
形成しているため、活性層４下側のクラッド層３表面の
形状による活性層４の層厚の不安定化が生ずることな
く、該活性層４をその層厚の制御性を保持しつつ安定に
形成できる。

第3A図に本発明装置の他の実施例を示す。第3A図の装置
は、第２図に示した装置とは、ダミーチャネル10bの
幅、数及びピッチが異なっているだけである。第3A図の
半導体レーザ装置に於けるダミーチャネル10bの幅、ピ
ッチは各々３μｍ、20μｍとした。この半導体レーザ装
置は第２図に示したものと同様の優れた性能を有してい
た。このように本発明に於ける副溝となるダミーチャネ
ル10bの幅、数、ピッチは任意であり、その幅及び数が
増加する程、またピッチが小さくなる程、平坦部での結
晶成長速度を低下させることができた。このダミーチャ
ネル10bは、その数が２〜３本であっても活性層４を湾
曲化させずに第１クラッド層３を薄膜化することができ
た。

第3B図は本発明装置の更に他の実施例の断面図である。
ダミーチャネル10bのピッチが小さくなり、ダミーチャ
ネル10b間の平坦部がない場合、若しくは電流阻止層が
ｎ−GaAsであって平坦部の幅が非常に狭い場合、第１ク
ラッド層３の成長時にダミーチャネル10b間の電流阻止
層２がメルトバックするため、活性層４はダミーチャネ
ル10b上で湾曲し、主チャネル10a上で薄層化してしま
う。このため層厚制御が困難となる。そこで本実施例に
於いては、このような電流阻止層２のメルトバックを最
小限に抑えるために、電流阻止層２を、第１のｎ−GaAs
層2a（厚さ0.4μｍ）、ｎ−GaAlAsアンチメルトバック
層2b（厚さ0.3μｍ）及び第２のｎ−GaAs層2c（厚さ0.1
μｍ）の三層構造とした。このような構成の本実施例で
は、電流阻止層２を、アンチメルトバック層2bを含む構
造としたので、ダミーチャネル10bの配置ピッチが小さ
い場合等においても、電流阻止層２のメルトバックによ
りクラッド層３及びその上の活性層４がダミーチャネル
10b内で窪んでしまうのを回避することができるという
効果がある。

上述の各実施例に於いて、半導体の導電型をすべて反転
させても同様の効果を得ることができる。

また、他の半導体材料、例えばInGaAsP/InP系、InGaAlP
/GaAs系などを用いても良い。

電流注入及び横方向の屈折率差の形成を、例えばZn拡
散、リッジ構造形成、埋め込み等の他の手段を用いて行
っても良い。

上述の各実施例では、副溝となるダミーチャネル10bを
ストライプ状溝である主チャネル10aと平行に連続した
ストライプ状溝によって形成したが、主チャネル10a以
外に凹部を設けることによって、結晶成長の面方位異方
性から多数の凹部での結晶成長を促進し、平坦部での結
晶成長を抑えることができれば良く、ダミーチャネル10
bの方向は任意であり、その形状は不連続なものであっ
ても良い。

（発明の効果） このように、本発明によれば、平坦な基板を用いること
ができるので、基板に特別なテラスを形成したり電流阻
止層にリッジを形成したりする必要が無いので製造工程
が簡略化される。また、結晶成長層形成後にZn拡散、溝
形成等の電流狭窄手段を新たに設ける必要も無い。電流
阻止層上には凹部を有しない薄い半導体層が成長するの
で、該層の上に形成される活性層の湾曲化が防止される
ため、レーザ光の遠視野像が安定したものとなる。ま
た、電流拡がりによる無効電流が減少するため、動作電
流の低電流化を実現することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の一実施例の各工程を説
明するための断面図、第２図は本発明装置の実施例の断
面図、第3A図は本発明装置の他の実施例の断面図、第3B
図は本発明装置の更に他の実施例の断面図、第４図〜第
６図は従来例の断面図、第７図及び第８図は改良例の断
面図である。 １……半導体基板、２……電流阻止層、３……第１クラ
ッド層、４……活性層、５……第２クラッド層、10a…
…主チャネル（ストライプ状溝）、10b……ダミーチャ
ネル（副溝）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 晃広 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 細羽 弘之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 松井 完益 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 山本 三郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭63−287087（ＪＰ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】実質的に平坦な表面を有する半導体基板
   と、 該半導体基板の表面上に形成された電流阻止層とを備
   え、 該電流阻止層は、この電流阻止層を貫通して該半導体基
   板の表面に達するストライプ状溝と、該ストライプ状溝
   の両側のそれぞれに該電流阻止層を貫通しないよう形成
   された２つ以上の副溝とを有し、 該電流阻止層上には、表面が平坦なクラッド層が形成さ
   れている半導体レーザ装置。
2. 【請求項２】前記電流阻止層は、 前記半導体基板と同一の構成材料からなる第１の半導体
   層と、 該第１の半導体層上に形成された、該半導体基板とは構
   成材料が異なるアンチメルトバック層と、 該アンチメルトバック層上に形成された、該半導体基板
   と同一の構成材料からなる第２の半導体層とから構成さ
   れている請求項１に記載の半導体レーザ装置。
3. 【請求項３】前記半導体基板が第１導電型であり、前記
   電流阻止層が第２導電型であり、前記クラッド層は、第
   １導電型の第１のクラッド層であり、 該第１のクラッド層上には、活性層及び第２導電型の第
   ２のクラッド層が積層されている請求項１又は２に記載
   の半導体レーザ装置。
4. 【請求項４】前記第１導電型がｎ型であり、前記第１の
   クラッド層の不純物がテルルであり、そのキャリア濃度
   が１×10¹⁷〜７×10¹⁷cm^-3である請求項３に記載の半導
   体レーザ装置。
5. 【請求項５】前記第２導電型がｎ型であり、前記第２の
   クラッド層の不純物がテルルであり、そのキャリア濃度
   が１×10¹⁷〜７×10¹⁷cm^-3である請求項３に記載の半導
   体レーザ装置。
6. 【請求項６】前記第２導電型がｐ型であり、前記第２の
   クラッド層のキャリア濃度が１×10¹⁷〜７×10¹⁷cm^-3で
   ある請求項３に記載の半導体レーザ装置。
7. 【請求項７】前記第１導電型がｐ型であり、前記第１の
   クラッド層のキャリア濃度が１×10¹⁷〜７×10¹⁷cm^-3で
   ある請求項３に記載の半導体レーザ装置。
8. 【請求項８】実質的に平坦な半導体基板上に電流阻止層
   を形成する工程、 該電流阻止層を選択的にエッチングして該半導体基板に
   達しない深さの第１のストライプ状溝を形成する第１の
   エッチング工程、 更にエッチングを行って、該第１のストライプ状溝が該
   半導体基板に達するようにするとともに、該電流阻止層
   の、第１のストライプ状溝の両側のそれぞれに、該半導
   体基板に達しない深さの２つ以上の第２のストライプ状
   溝を形成する第２のエッチング工程、及び 該電流阻止層上にクラッド層をその表面が平坦になるよ
   う形成する工程を包含する半導体レーザ装置の製造方
   法。