JPH07107930B2 - 光電変換装置の製造法 - Google Patents
光電変換装置の製造法Info
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- JPH07107930B2 JPH07107930B2 JP62160512A JP16051287A JPH07107930B2 JP H07107930 B2 JPH07107930 B2 JP H07107930B2 JP 62160512 A JP62160512 A JP 62160512A JP 16051287 A JP16051287 A JP 16051287A JP H07107930 B2 JPH07107930 B2 JP H07107930B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光電変換装置に関し、特にファクシミリ、イ
メージリーダ、ディジタル複写機および電子黒板等の入
力部に用いられる光電変換装置に関する。
メージリーダ、ディジタル複写機および電子黒板等の入
力部に用いられる光電変換装置に関する。
［従来の技術］ 近年、ファクシミリ、イメージリーダ等の小型化、高性
能化のために、光電変換装置として、等倍光学系をもつ
長尺ラインセンサの開発が行われている。従来、この種
のラインセンサは一列のアレイ状に配置された各光電変
換素子に対して、それぞれスイッチ素子等で構成された
信号処理用のIC（集積回路）を接続して構成している。
しかしながら、その光電変換素子の個数はファクシミリ
G3規格に準ずるとA4サイズで1728個も必要となり、多数
の信号処理用のICが必要となる。このため、実装工数も
増え、製造コスト、並びに信頼正で満足なものは得られ
ていない。
能化のために、光電変換装置として、等倍光学系をもつ
長尺ラインセンサの開発が行われている。従来、この種
のラインセンサは一列のアレイ状に配置された各光電変
換素子に対して、それぞれスイッチ素子等で構成された
信号処理用のIC（集積回路）を接続して構成している。
しかしながら、その光電変換素子の個数はファクシミリ
G3規格に準ずるとA4サイズで1728個も必要となり、多数
の信号処理用のICが必要となる。このため、実装工数も
増え、製造コスト、並びに信頼正で満足なものは得られ
ていない。
一方、信号処理用のICの個数を減らし、かつ実装工数を
減らす構成としては従来からマトリックス配線による構
成が採用されている。
減らす構成としては従来からマトリックス配線による構
成が採用されている。
第９図にマトリックス配線された光電変換装置の構成図
を示す。第９図において、101は光電変換素子部、102は
走査部、103は信号処理部、104はマトリックス配線部で
ある。また、第10図に従来のマトリックス配線部の平面
図を、第11図（ａ），（ｂ）に第10図のＡ−Ａ′および
Ｂ−Ｂ′断面図をそれぞれ模式的に示す。
を示す。第９図において、101は光電変換素子部、102は
走査部、103は信号処理部、104はマトリックス配線部で
ある。また、第10図に従来のマトリックス配線部の平面
図を、第11図（ａ），（ｂ）に第10図のＡ−Ａ′および
Ｂ−Ｂ′断面図をそれぞれ模式的に示す。
第11図において201は基板、202〜205は個別電極、206は
絶縁層、207〜209は共通線、210は個別電極と共通線と
のオーミックスコンタクトをとるためのスルーホールで
ある。
絶縁層、207〜209は共通線、210は個別電極と共通線と
のオーミックスコンタクトをとるためのスルーホールで
ある。
このようにマトリックス配線された光電変換装置では、
信号処理部103の信号処理回路の数がマトリックスの出
力線数だけでよいので、信号処理部を小型化でき、高電
変換装置の低コスト化が可能となるという利点を有す
る。
信号処理部103の信号処理回路の数がマトリックスの出
力線数だけでよいので、信号処理部を小型化でき、高電
変換装置の低コスト化が可能となるという利点を有す
る。
一方、薄膜半導体を使った光電分間装置においては、セ
ンサと転送回路である薄膜トランジスタ（以下TFTと略
す）を、同一プロセスで同一基板上に形成し、光電変換
装置の小型化、低コスト化を図ることも提案されてい
る。
ンサと転送回路である薄膜トランジスタ（以下TFTと略
す）を、同一プロセスで同一基板上に形成し、光電変換
装置の小型化、低コスト化を図ることも提案されてい
る。
さらに、小型化、低コスト化のため、等倍ファイバーレ
ンズアレイを用いずに、ガラス等の透明スペーサを介し
て、センサが原稿からの反射光を直接検知する画像読取
装置も提案されている。第12図に等倍ファイバーレンズ
アレイを用いていない装置の模式的な断面図を示す。
ンズアレイを用いずに、ガラス等の透明スペーサを介し
て、センサが原稿からの反射光を直接検知する画像読取
装置も提案されている。第12図に等倍ファイバーレンズ
アレイを用いていない装置の模式的な断面図を示す。
［発明が解決しようとする問題点］ このような従来のマトリックス配線を用いた光電変換装
置には、以下に示すような問題点があった。
置には、以下に示すような問題点があった。
光電変換素子の微弱な出力をマトリックス配線を経由し
て読み出すので、光電変換素子の出力個別電極とマトリ
ックスの共通線との絶縁交差部において形成される浮遊
容量を十分に小さくしないと、各出力信号間でクロスト
ークが生じる。このことは、層間絶縁材料の選択および
マトリックスの寸法設計に対し、厳しい制約事項とな
る。
て読み出すので、光電変換素子の出力個別電極とマトリ
ックスの共通線との絶縁交差部において形成される浮遊
容量を十分に小さくしないと、各出力信号間でクロスト
ークが生じる。このことは、層間絶縁材料の選択および
マトリックスの寸法設計に対し、厳しい制約事項とな
る。
また、マトリックス共通線は長尺方向に配線されている
ので、たとえばA4サイズ幅のラインセンサでは210mmの
長さになる。このため、各共通線間の線間容量を十分に
小さくしないと、各出力信号間でクロストークが生じ
る。このことはマトリックス部の大型化につながり、好
ましくない。
ので、たとえばA4サイズ幅のラインセンサでは210mmの
長さになる。このため、各共通線間の線間容量を十分に
小さくしないと、各出力信号間でクロストークが生じ
る。このことはマトリックス部の大型化につながり、好
ましくない。
さらに、光電変換素子の出力個別電極のピッチは、たと
えば８本/mmの解像度をもつ光電変換装置では125μｍと
狭くなる。このため、この個別電極間の線間容量も十分
に小さくしないと出力信号間でクロストークが生じる。
えば８本/mmの解像度をもつ光電変換装置では125μｍと
狭くなる。このため、この個別電極間の線間容量も十分
に小さくしないと出力信号間でクロストークが生じる。
一方、TFTとセンサとを同一基板上に形成した光電変換
装置や、第７図のように等倍ファイバーレンズアレイを
用いない光電変換装置では、原稿からの反射光がセンス
のみならずTET部にも入射ししてしまい、TFTのオフ時の
リーク電流を生じるという問題点があった。このため、
光電変換装置の出力が不安定になり、実用上好ましくな
かった。
装置や、第７図のように等倍ファイバーレンズアレイを
用いない光電変換装置では、原稿からの反射光がセンス
のみならずTET部にも入射ししてしまい、TFTのオフ時の
リーク電流を生じるという問題点があった。このため、
光電変換装置の出力が不安定になり、実用上好ましくな
かった。
［目的］ 本発明の目的は上述の従来の欠点を除去し、光電変換装
置において各出力信号間のクロストークが生じず、か
つ、小型化されたマトリックス配線を具備し、さらに、
リーク電流のない安定に動作するFETを具備する光電変
換装置を提供することにある。
置において各出力信号間のクロストークが生じず、か
つ、小型化されたマトリックス配線を具備し、さらに、
リーク電流のない安定に動作するFETを具備する光電変
換装置を提供することにある。
［問題点を解決するための手段］ 本発明は、一次元状に配列された複数の光電変換素子
と、前記複数の光電変換素子に接続された複数の薄膜ト
ランジスタと、前記複数の光電変換素子から前記複数の
薄膜トランジスタを介して信号を読み出す為の配線部
と、を同一基板の表面上に具備し、 前記薄膜トランジスタは、ゲート電極と、ソース・ドレ
イン電極と、非晶質シリコン層のチャネル部を遮光する
為の遮光層と、を有しており、 前記配線部は、第１の導電層と所定の電位に保持される
第２の導電層と第３の導電層とが、該第２の導電層を該
第１の導電層と該第３の導電層との交差部に介在させる
ように、該第１の導電層と該第２の導電層との間に非晶
質シリコン層を介し、該第２の導電層と該第３の導電層
との間に絶縁層を介して互いに積層された光電変換装置
の製造法において、 前記ゲート電極と前記第１の導電層とを、同時に成膜及
びパターニングがなされた導電体で形成する第１の工程
と、 前記薄膜トランジスタと配線部の非晶質シリコン層と
を、同時に成膜する第２の工程と、 前記ソース・ドレイン電極と前記第２の導電層とを、同
時に成膜及びパターニングがなされた導電体で形成する
第３の工程と、 前記遮光層と前記第３の導電層とを、同時に成膜及びパ
ターニングがなされた導電体で形成する第４の工程と、 を含むことを特徴とする光電変換装置の製造法に要旨が
存在する。
と、前記複数の光電変換素子に接続された複数の薄膜ト
ランジスタと、前記複数の光電変換素子から前記複数の
薄膜トランジスタを介して信号を読み出す為の配線部
と、を同一基板の表面上に具備し、 前記薄膜トランジスタは、ゲート電極と、ソース・ドレ
イン電極と、非晶質シリコン層のチャネル部を遮光する
為の遮光層と、を有しており、 前記配線部は、第１の導電層と所定の電位に保持される
第２の導電層と第３の導電層とが、該第２の導電層を該
第１の導電層と該第３の導電層との交差部に介在させる
ように、該第１の導電層と該第２の導電層との間に非晶
質シリコン層を介し、該第２の導電層と該第３の導電層
との間に絶縁層を介して互いに積層された光電変換装置
の製造法において、 前記ゲート電極と前記第１の導電層とを、同時に成膜及
びパターニングがなされた導電体で形成する第１の工程
と、 前記薄膜トランジスタと配線部の非晶質シリコン層と
を、同時に成膜する第２の工程と、 前記ソース・ドレイン電極と前記第２の導電層とを、同
時に成膜及びパターニングがなされた導電体で形成する
第３の工程と、 前記遮光層と前記第３の導電層とを、同時に成膜及びパ
ターニングがなされた導電体で形成する第４の工程と、 を含むことを特徴とする光電変換装置の製造法に要旨が
存在する。
［作用］ 本発明によれば、光電変換素子の出力個別電極と共通線
との交差部に電位を一定に保つことのできる導電体層を
設けることによって、個別電極と共通線の絶縁交差部で
形成される浮遊容量をなくし、さらに、薄膜トランジス
タのチャネル部に遮光部を設けることによって、リーク
電流の増加を防ぐことができる。
との交差部に電位を一定に保つことのできる導電体層を
設けることによって、個別電極と共通線の絶縁交差部で
形成される浮遊容量をなくし、さらに、薄膜トランジス
タのチャネル部に遮光部を設けることによって、リーク
電流の増加を防ぐことができる。
［実施例］ 実施例１ 以下に図面を参照して本発明の実施例の一例を詳細に説
明する。
明する。
第１図は本発明の実施例１の平面図である。第２図は第
１図の断面を示す模式図である。なお、第１図ではマト
リックス部の第２層目の導体層を省略してある。さら
に、TFT部の遮光層は一点鎖線で示した。第４図（Ａ）
〜（Ｆ）は第２図で示した実施例１の工程を示す断面図
である。以下、第４図（Ａ）〜（Ｆ）に従って、工程を
説明する。
１図の断面を示す模式図である。なお、第１図ではマト
リックス部の第２層目の導体層を省略してある。さら
に、TFT部の遮光層は一点鎖線で示した。第４図（Ａ）
〜（Ｆ）は第２図で示した実施例１の工程を示す断面図
である。以下、第４図（Ａ）〜（Ｆ）に従って、工程を
説明する。
まず、ガラス等の透明基板８上にAl,Cr等の第１の導電
体層12をスパッタ法、蒸着法等により堆積させ、所望の
形状にパターニングする（Ａ）。つぎに、プラズマCVD
法等周知の技術で窒化シリコン（SiN）の第１の絶縁層1
3、ａ−Si:H層14,n+a−Si:H層15を形成し、前記三層13,
14,15を所望の形状にパターニングする（Ｂ）。さら
に、Al,Cr等、第２の導電体層16をスパッタ法蒸着法等
により形成し、所望の形状にパターニングする（Ｃ）。
ここで、センサのギャップ部TFTのチャネル部のn+a−S
i:H層をエッチングによって除去する（Ｄ）。その後
に、第２の絶縁層17をSiNもしくはポリイミドフィルム
等によって、第２の導電体層16上に形成し、必要なコン
タクトホールを開ける（Ｅ）。必要によっては所望の形
状にパターニングを行う。最後に、第２の絶縁層17上
に、Al,Cr等の第３の導電体層18をスパッタ法、蒸着法
等により形成し、所望の形状にパターニングする
（Ｆ）。この時、第３の導電体層18はマトリックス部分
では必要な配線パターンを形成するが、TFTの上部では
チャンネルを覆うように残される。
体層12をスパッタ法、蒸着法等により堆積させ、所望の
形状にパターニングする（Ａ）。つぎに、プラズマCVD
法等周知の技術で窒化シリコン（SiN）の第１の絶縁層1
3、ａ−Si:H層14,n+a−Si:H層15を形成し、前記三層13,
14,15を所望の形状にパターニングする（Ｂ）。さら
に、Al,Cr等、第２の導電体層16をスパッタ法蒸着法等
により形成し、所望の形状にパターニングする（Ｃ）。
ここで、センサのギャップ部TFTのチャネル部のn+a−S
i:H層をエッチングによって除去する（Ｄ）。その後
に、第２の絶縁層17をSiNもしくはポリイミドフィルム
等によって、第２の導電体層16上に形成し、必要なコン
タクトホールを開ける（Ｅ）。必要によっては所望の形
状にパターニングを行う。最後に、第２の絶縁層17上
に、Al,Cr等の第３の導電体層18をスパッタ法、蒸着法
等により形成し、所望の形状にパターニングする
（Ｆ）。この時、第３の導電体層18はマトリックス部分
では必要な配線パターンを形成するが、TFTの上部では
チャンネルを覆うように残される。
以上の工程により、第２図に示した装置が得られる。第
２図において、矢印で示される光源からの入射光９は、
ガラス基板８、光が通過できる窓４、透明なスペーサ６
を通過して原稿７へ到る。透明なスペーサ６はセンサを
始めとする読取装置を保護するとともに原稿とセンサの
間を一定に保つ。
２図において、矢印で示される光源からの入射光９は、
ガラス基板８、光が通過できる窓４、透明なスペーサ６
を通過して原稿７へ到る。透明なスペーサ６はセンサを
始めとする読取装置を保護するとともに原稿とセンサの
間を一定に保つ。
原稿からの反射光10は、光電変換素子部１へ到り、画像
情報に従って光信号を電気信号に変換する。原稿からの
反射光のうち、一部の迷光11がTFT側に反射される。第
３の導電体層18で形成されたTFTの遮光層19によって、
迷光11がTFTのチャネル部への入射を防ぐ。
情報に従って光信号を電気信号に変換する。原稿からの
反射光のうち、一部の迷光11がTFT側に反射される。第
３の導電体層18で形成されたTFTの遮光層19によって、
迷光11がTFTのチャネル部への入射を防ぐ。
TFTのVg−Id特性を第３図に示す。第３図中の実線
（Ａ）はTFTの暗時の特性、破線（Ｂ）はTFTに光が入射
（10lx）した時の特性である。このように光が入射して
いる場合には、TFTのOFF時すなわちVg≦０の時のリーク
電流が増加する。このことは、TFTのスイッチとしてのS
/N比を低下させるのみならず、TFTを通してクロストー
クを生じる原因にもなり、光電変換装置のS/N比を悪化
させる。
（Ａ）はTFTの暗時の特性、破線（Ｂ）はTFTに光が入射
（10lx）した時の特性である。このように光が入射して
いる場合には、TFTのOFF時すなわちVg≦０の時のリーク
電流が増加する。このことは、TFTのスイッチとしてのS
/N比を低下させるのみならず、TFTを通してクロストー
クを生じる原因にもなり、光電変換装置のS/N比を悪化
させる。
しかるに、第２図のような遮光層19をTFTのチャネル上
部に設けた構成では、TETのOFF時のリーク電流の増加は
なく、第３図の実線（Ａ）と一致する設計通りの動作を
得ることができる。
部に設けた構成では、TETのOFF時のリーク電流の増加は
なく、第３図の実線（Ａ）と一致する設計通りの動作を
得ることができる。
さらに、より安定なTFTの動作を得るためには、遮光層1
9を低い電位に落すことが望ましい。TFTのOFF時に遮光
層19がフローティングゲートとして働き、TFTがONしな
くなるためである。実際にはTFTのゲートと同電位にす
るか、TFTのOFF時のゲートと同電位にして一定に保つ。
もちろんTFTのOFF時のゲートよりも低い電位にしても良
い。
9を低い電位に落すことが望ましい。TFTのOFF時に遮光
層19がフローティングゲートとして働き、TFTがONしな
くなるためである。実際にはTFTのゲートと同電位にす
るか、TFTのOFF時のゲートと同電位にして一定に保つ。
もちろんTFTのOFF時のゲートよりも低い電位にしても良
い。
この時のTET部の平面図の例を第５図に示す。第５図
（Ａ）はゲート線21と遮光層19とが共通の場合で、コン
タクトホールを介してゲート線21と接続されている。第
５図（Ｂ）は、独立の電位に保つ例で、遮光層19は、TF
TのゲートのOFF時と同じかもしくはそれよりも低い定電
位にできる。もちろん、TFTのゲートよりも低い電位でT
FTのゲートのON,OFFに同期させて電位を変えても、同様
の効果が得られる。
（Ａ）はゲート線21と遮光層19とが共通の場合で、コン
タクトホールを介してゲート線21と接続されている。第
５図（Ｂ）は、独立の電位に保つ例で、遮光層19は、TF
TのゲートのOFF時と同じかもしくはそれよりも低い定電
位にできる。もちろん、TFTのゲートよりも低い電位でT
FTのゲートのON,OFFに同期させて電位を変えても、同様
の効果が得られる。
なお、第１図においてTFTは、信号の転送用TFT3aと余分
な信号をリセットするリセット用TFT3bとを記載した。
な信号をリセットするリセット用TFT3bとを記載した。
実施例２ TFTの安定動作のために、チャネル部に遮光層を設ける
ことに加え、同一の第３の導電体層を用いて、光電変換
素子部の安定動作を行うことができる。第６図にその実
施例の断面図を示し、第７図に光電変換素子部１付近の
みの平面図を示す。
ことに加え、同一の第３の導電体層を用いて、光電変換
素子部の安定動作を行うことができる。第６図にその実
施例の断面図を示し、第７図に光電変換素子部１付近の
みの平面図を示す。
光電変換素子部１の光電変換領域であるギャップ部22以
外の部分に第３の導電体層よりなる静電遮蔽層21を設け
た。画像読取装置が原稿を読み際に、原稿とスペーサの
原稿側（例えば薄板ガラスなど）との間で、静電気が発
生する。この静電気のため光電変換素子部１に電界がか
かり、安定した光電流を得ることができなくなることが
ある。従って光電変換素子上部に静電遮蔽層21を設け、
それを一定電位にすることにより、安定な光電流を得る
ことができる。静電遮蔽層21の電位は、例えば接地電位
としても良く、また、光電変換素子部１の対向電極のど
ちらかと同電位にしても良い。また、対向電極の電位と
ともに電位が変化しても良い。
外の部分に第３の導電体層よりなる静電遮蔽層21を設け
た。画像読取装置が原稿を読み際に、原稿とスペーサの
原稿側（例えば薄板ガラスなど）との間で、静電気が発
生する。この静電気のため光電変換素子部１に電界がか
かり、安定した光電流を得ることができなくなることが
ある。従って光電変換素子上部に静電遮蔽層21を設け、
それを一定電位にすることにより、安定な光電流を得る
ことができる。静電遮蔽層21の電位は、例えば接地電位
としても良く、また、光電変換素子部１の対向電極のど
ちらかと同電位にしても良い。また、対向電極の電位と
ともに電位が変化しても良い。
また、光電変換素子部１で、ガラス基板８側に光源から
の光に対して遮光層を設けている場合は、この光電変換
素子部１の遮光層と同電位にすることもできる。
の光に対して遮光層を設けている場合は、この光電変換
素子部１の遮光層と同電位にすることもできる。
いずれにしても、原稿面とすれ合っているスペーサ上面
での静電気の影響を防ぐ遮蔽量としても、第３導電層が
構成される。
での静電気の影響を防ぐ遮蔽量としても、第３導電層が
構成される。
第８図に、一例として第６図の構成でTFTの遮光層18を
一定電域VT、センサ部の静電遮蔽層21をセンサの遮光層
と同じ一定電位VSGとした時の等価回路を示す。VSはセ
ンサバイアス、VSGはセンサ遮光層にかかる電圧、VRは
リセット電位、S1,S2,…,S32は信号線を表わす。この
時、マトリックス部５の第２の導電体層は電位VMとして
ある。TFTの遮光層18は、TFTのゲートに直接接続されて
いても良い。この時、TFTの遮光層18はゲート電位VGiに
よって駆動される。センサの静電遮蔽層21は、VSGと独
立な定電位でも良い。マトリックス部の第２導電層の電
位VMは接地電位でも良く、任意に選べる。
一定電域VT、センサ部の静電遮蔽層21をセンサの遮光層
と同じ一定電位VSGとした時の等価回路を示す。VSはセ
ンサバイアス、VSGはセンサ遮光層にかかる電圧、VRは
リセット電位、S1,S2,…,S32は信号線を表わす。この
時、マトリックス部５の第２の導電体層は電位VMとして
ある。TFTの遮光層18は、TFTのゲートに直接接続されて
いても良い。この時、TFTの遮光層18はゲート電位VGiに
よって駆動される。センサの静電遮蔽層21は、VSGと独
立な定電位でも良い。マトリックス部の第２導電層の電
位VMは接地電位でも良く、任意に選べる。
［発明の効果］ 以上説明したように、マトリックス部においては浮遊容
量をなくし、さらに薄膜トランジスタの遮光を行いリー
ク電流を減らすことによって、クロストークのない安定
した動作を得ることができる。
量をなくし、さらに薄膜トランジスタの遮光を行いリー
ク電流を減らすことによって、クロストークのない安定
した動作を得ることができる。
さらに、センサ部の原稿面との間に、静電気遮蔽層を設
けることが同一プロセスで可能となり光電流の安定性が
増した。
けることが同一プロセスで可能となり光電流の安定性が
増した。
しかも、薄膜トランジスタの遮光層と静電気遮蔽層とマ
トリックスの第３の導電体層を同一の導電体層で形成で
き、工程が非常に簡単化された。
トリックスの第３の導電体層を同一の導電体層で形成で
き、工程が非常に簡単化された。
第１図は本発明の実施例１の断面図、第２図は第１図の
模式的な断面図、第３図はTFTの動作を示すVg−Id特性
図、第４図は本発明の実施例１の工程を示す断面図、第
５図は本発明の実施例１を示すTFT部の平面図、第６図
は本発明の実施例２を示す断面図、第７図は第６図で示
した実施例２のセンサ部の平面図、第８図は第７図の例
の等価回路、第９図はマトリックス配線された光電変換
装置の構成図、第10図は従来のマトリックス配線部の平
面図、第11図（ａ），（ｂ）は第９図のＡ−Ａ′および
Ｂ−Ｂ′断面図、第12図は等倍ファイバーレンズアレイ
を用いない光電変換装置の断面図である。 １……光電変換素子部、２……コンデンサ部、３……TF
T部、3a……転送用TFT,3b……リセット用TFT、４……入
射窓、５……マトリックス部、６……透明スペーサ、７
……原稿、８……基板、９……光源からの入射光、10…
…原稿からの反射光、11……迷光、12……第１の導電体
層、13……第１の絶縁層、14……ａ−Si:H層、15……n+
a−Si:Hドーピング層、16……第２の導電体層、17……
第２の絶縁層、18……第３の導電体層、19……TFT遮光
層、20……コンタクトホール、21……静電遮蔽層、22…
…センサギャップ部、101……光電変換素子部、102……
走査部、103……信号処理部、104……マトリックス配線
部、201……基板、202〜205……個別電極、206……絶縁
層、207〜209……共通線、210……スルーホール。
模式的な断面図、第３図はTFTの動作を示すVg−Id特性
図、第４図は本発明の実施例１の工程を示す断面図、第
５図は本発明の実施例１を示すTFT部の平面図、第６図
は本発明の実施例２を示す断面図、第７図は第６図で示
した実施例２のセンサ部の平面図、第８図は第７図の例
の等価回路、第９図はマトリックス配線された光電変換
装置の構成図、第10図は従来のマトリックス配線部の平
面図、第11図（ａ），（ｂ）は第９図のＡ−Ａ′および
Ｂ−Ｂ′断面図、第12図は等倍ファイバーレンズアレイ
を用いない光電変換装置の断面図である。 １……光電変換素子部、２……コンデンサ部、３……TF
T部、3a……転送用TFT,3b……リセット用TFT、４……入
射窓、５……マトリックス部、６……透明スペーサ、７
……原稿、８……基板、９……光源からの入射光、10…
…原稿からの反射光、11……迷光、12……第１の導電体
層、13……第１の絶縁層、14……ａ−Si:H層、15……n+
a−Si:Hドーピング層、16……第２の導電体層、17……
第２の絶縁層、18……第３の導電体層、19……TFT遮光
層、20……コンタクトホール、21……静電遮蔽層、22…
…センサギャップ部、101……光電変換素子部、102……
走査部、103……信号処理部、104……マトリックス配線
部、201……基板、202〜205……個別電極、206……絶縁
層、207〜209……共通線、210……スルーホール。
Claims (3)
- 【請求項１】一次元状に配列された複数の光電変換素子
と、前記複数の光電変換素子に接続された複数の薄膜ト
ランジスタと、前記複数の光電変換素子から前記複数の
薄膜トランジスタを介して信号を読み出す為の配線部
と、を同一基板の表面上に具備し、 前記薄膜トランジスタは、ゲート電極と、ソース・ドレ
イン電極と、非晶質シリコン層のチャネル部を遮光する
為の遮光層と、を有しており、 前記配線部は、第１の導電層と所定の電位に保持される
第２の導電層と第３の導電層とが、該第２の導電層を該
第１の導電層と該第３の導電層との交差部に介在させる
ように、該第１の導電層と該第２の導電層との間に非晶
質シリコン層を介し、該第２の導電層と該第３の導電層
との間に絶縁層を介して互いに積層された光電変換装置
の製造法において、 前記ゲート電極と前記第１の導電層とを、同時に成膜及
びパターニングがなされた導電体で形成する第１の工程
と、 前記薄膜トランジスタと配線部の非晶質シリコン層と
を、同時に成膜する第２の工程と、 前記ソース・ドレイン電極と前記第２の導電層とを、同
時に成膜及びパターニングがなされた導電体で形成する
第３の工程と、 前記遮光層と前記第３の導電層とを、同時に成膜及びパ
ターニングがなされた導電体で形成する第４の工程と、 を含むことを特徴とする光電変換装置の製造法。 - 【請求項２】前記複数の光電変換素子の上部の原稿に対
面する側の光電変換領域となるギャップ部を除いた部分
に、所定の電位に保持される静電遮蔽層が設けられてい
ることを特徴とする特許請求の範囲第１項記載の光電変
換装置の製造法。 - 【請求項３】前記基板を介して該基板の表面側にある原
稿を照明する為の光源が、該基板の裏面側に設けられて
いることを特徴とする特許請求の範囲第１項又は第２項
記載の光電変換装置の製造法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160512A JPH07107930B2 (ja) | 1987-06-26 | 1987-06-26 | 光電変換装置の製造法 |
| EP88110054A EP0296603A3 (en) | 1987-06-26 | 1988-06-23 | Photoelectric converter |
| US08/468,518 US6069393A (en) | 1987-06-26 | 1995-06-06 | Photoelectric converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160512A JPH07107930B2 (ja) | 1987-06-26 | 1987-06-26 | 光電変換装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS645059A JPS645059A (en) | 1989-01-10 |
| JPH07107930B2 true JPH07107930B2 (ja) | 1995-11-15 |
Family
ID=15716550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62160512A Expired - Fee Related JPH07107930B2 (ja) | 1987-06-26 | 1987-06-26 | 光電変換装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107930B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209768A (ja) * | 1990-01-11 | 1991-09-12 | Fuji Xerox Co Ltd | イメージセンサ製造方法 |
| US5386865A (en) * | 1991-10-21 | 1995-02-07 | The Goodyear Tire & Rubber Company | Tire with rubber sidewall |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243177A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 電界効果トランジスタ |
| JPH07118761B2 (ja) * | 1985-09-20 | 1995-12-18 | 富士ゼロックス株式会社 | 原稿読み取り装置 |
-
1987
- 1987-06-26 JP JP62160512A patent/JPH07107930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645059A (en) | 1989-01-10 |
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|---|---|---|---|
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