JPH07107924B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07107924B2 JPH07107924B2 JP61070784A JP7078486A JPH07107924B2 JP H07107924 B2 JPH07107924 B2 JP H07107924B2 JP 61070784 A JP61070784 A JP 61070784A JP 7078486 A JP7078486 A JP 7078486A JP H07107924 B2 JPH07107924 B2 JP H07107924B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、エピタキシャル・ウェーハに代わる素子ウェ
ーハ形成工程を有する半導体装置の製造方法に関する。
ーハ形成工程を有する半導体装置の製造方法に関する。
電力用半導体素子等において、定格電圧の向上と共に気
相成長により形成されるエピタキシャル・ウェーハの比
抵抗をますます高くすることが必要となっている。しか
しながら、高不純物濃度半導体基板を用いた場合この上
に高抵抗エピタキシャル層を形成することは、半導体基
板からの不純物の混入があるために難しく、例えばn-型
層が100Ω−cm以上であるn+−n-接合を持つエピタキシ
ャル・ウェーハを形成することは非常に困難である。
相成長により形成されるエピタキシャル・ウェーハの比
抵抗をますます高くすることが必要となっている。しか
しながら、高不純物濃度半導体基板を用いた場合この上
に高抵抗エピタキシャル層を形成することは、半導体基
板からの不純物の混入があるために難しく、例えばn-型
層が100Ω−cm以上であるn+−n-接合を持つエピタキシ
ャル・ウェーハを形成することは非常に困難である。
また導電変調型MOSFET等においては、p+型基板にn+型
層,n-型層を順次エピタキシャル成長させる場合がある
が、このようなエピタキシャル・ウェーハを形成する場
合、n+−p+接合界面で不純物のコンペンセイションが起
こり、所望の接合特性を得ることが難しい。高不純物濃
度層内にこれと逆導電型の高不純物濃度層を拡散法によ
り形成する場合にも同様の問題がある。
層,n-型層を順次エピタキシャル成長させる場合がある
が、このようなエピタキシャル・ウェーハを形成する場
合、n+−p+接合界面で不純物のコンペンセイションが起
こり、所望の接合特性を得ることが難しい。高不純物濃
度層内にこれと逆導電型の高不純物濃度層を拡散法によ
り形成する場合にも同様の問題がある。
本発明は、上記した問題を解決した素子ウェーハ形成工
程を有する半導体装置の製造方法を提供することを目的
とする。
程を有する半導体装置の製造方法を提供することを目的
とする。
本発明においては、鏡面研磨された第1,第２の半導体基
板の研磨面同士を清浄な雰囲気下で接触させ、200℃以
上の熱処理を行なって一体化した素子ウェーハを形成す
る。この場合、第1,第２の半導体基板の少なくとも研磨
面、即ち密着すべき面はいずれも第１導電型の高不純物
濃度層を有するものとする。例えば、高抵抗n-型半導体
基板と高不純物濃度n+半導体基板とを直接接着して一体
化する場合にn-型半導体基板の研磨面側に高不純物濃度
n+型層を形成し更に100Å以上の酸化膜を形成してお
き、酸化膜を除去してこれによりn+−n-ウェーハを形成
する。
板の研磨面同士を清浄な雰囲気下で接触させ、200℃以
上の熱処理を行なって一体化した素子ウェーハを形成す
る。この場合、第1,第２の半導体基板の少なくとも研磨
面、即ち密着すべき面はいずれも第１導電型の高不純物
濃度層を有するものとする。例えば、高抵抗n-型半導体
基板と高不純物濃度n+半導体基板とを直接接着して一体
化する場合にn-型半導体基板の研磨面側に高不純物濃度
n+型層を形成し更に100Å以上の酸化膜を形成してお
き、酸化膜を除去してこれによりn+−n-ウェーハを形成
する。
直接接着法による素子ウェーハの形成工程は次の通りで
ある。まず二枚の半導体基板の被接着面を鏡面研磨して
表面粗さ500Å以下に形成する。そして半導体基板の表
面状態によっては脱脂およびステインフィルム除去の前
処理を行なう。Si基板であれば、この前処理は例えば、
H2O2＋H2SO4→王水ボイル→HFのような工程とするこの
時HFによって表面の酸化膜を除去する。この後基板を清
浄な水で数分程度水洗し、室温でのスピンナ乾燥による
脱水処理をする。この脱水処理は鏡面研磨面に過剰に吸
着している水分を除去するためのもので、吸着水分の殆
どが揮散するような100℃以上の加熱乾燥は避けること
が重要である。その後両基板を、クラス１以下の清浄な
雰囲気下で実質的に異物が介在しない状態で研磨面同士
を接着させ、200℃以上で熱処理する。Si基板の場合好
ましい熱処理温度は1000℃〜1200℃である。
ある。まず二枚の半導体基板の被接着面を鏡面研磨して
表面粗さ500Å以下に形成する。そして半導体基板の表
面状態によっては脱脂およびステインフィルム除去の前
処理を行なう。Si基板であれば、この前処理は例えば、
H2O2＋H2SO4→王水ボイル→HFのような工程とするこの
時HFによって表面の酸化膜を除去する。この後基板を清
浄な水で数分程度水洗し、室温でのスピンナ乾燥による
脱水処理をする。この脱水処理は鏡面研磨面に過剰に吸
着している水分を除去するためのもので、吸着水分の殆
どが揮散するような100℃以上の加熱乾燥は避けること
が重要である。その後両基板を、クラス１以下の清浄な
雰囲気下で実質的に異物が介在しない状態で研磨面同士
を接着させ、200℃以上で熱処理する。Si基板の場合好
ましい熱処理温度は1000℃〜1200℃である。
本発明によれば、同じ導電型の高不純物濃度層を有する
半導体基同士を直接接着して素子ウェーハを形成するこ
とにより、次のような効果が得られる。先ず、従来の気
相エピタキシャル法では不可能であった高抵抗層を有す
る素子ウェーハを容易に形成することができる。また例
えば、n-基板とn+基板を接着する場合に本発明では、n-
基板の研磨面に予めn+型層を形成しておくことにより、
接着面に接着の不充分な部分があっても電流の迂回路が
形成される結果、良好な接合特性を持つn+−n-ウェーハ
が得られる。また接着面の両側に同じ導電型の高不純物
濃度層があるため、界面に原因不明の高抵抗層が出現す
るのを防止することができる。更に従来の気相エピタキ
シャル法で例えば、p+−n+−n-ウェーハを形成しようと
すると、不純物のコンペンセーションにより良好な接合
特性を得ることができないが、本発明によれば、n-基板
の研磨面にn+型層を形成し、更にその表面にp+型層を形
成して、これとp+型基板とを接着して一体化することに
より、そのような問題を解決することができる。更に高
濃度層を形成する際に表面に100Å以上の厚みの熱酸化
膜を形成しておくと、休／注入による結晶のみだれや表
面の汚染を酸化膜をとりさることで除くことができ、良
好な接着が実現される。
半導体基同士を直接接着して素子ウェーハを形成するこ
とにより、次のような効果が得られる。先ず、従来の気
相エピタキシャル法では不可能であった高抵抗層を有す
る素子ウェーハを容易に形成することができる。また例
えば、n-基板とn+基板を接着する場合に本発明では、n-
基板の研磨面に予めn+型層を形成しておくことにより、
接着面に接着の不充分な部分があっても電流の迂回路が
形成される結果、良好な接合特性を持つn+−n-ウェーハ
が得られる。また接着面の両側に同じ導電型の高不純物
濃度層があるため、界面に原因不明の高抵抗層が出現す
るのを防止することができる。更に従来の気相エピタキ
シャル法で例えば、p+−n+−n-ウェーハを形成しようと
すると、不純物のコンペンセーションにより良好な接合
特性を得ることができないが、本発明によれば、n-基板
の研磨面にn+型層を形成し、更にその表面にp+型層を形
成して、これとp+型基板とを接着して一体化することに
より、そのような問題を解決することができる。更に高
濃度層を形成する際に表面に100Å以上の厚みの熱酸化
膜を形成しておくと、休／注入による結晶のみだれや表
面の汚染を酸化膜をとりさることで除くことができ、良
好な接着が実現される。
以下図面を参照して本発明の実施例を説明する。
第１図（ａ）〜（ｃ）は、n+−n-ウェーハを接着法によ
り形成して、pn−n+ダイオードを製造する実施例の工程
を示す。まず第１図（ａ）に示すように、鏡面研磨され
た高抵抗のn-型Si基板（第１の半導体基板）11の研磨面
にn+型12と熱酸化膜121を拡散形成したものと、同じく
鏡面研磨されたn+型Si基板（第２の半導体基板）13を用
意する。これらの基板の研磨面を脱脂処理し、熱酸化膜
をHFでとり、水洗してスピンナ乾燥をした後、クラス１
以下の清浄な雰囲気下で第１図（ｂ）に示すように研磨
面同士を接着し、1000〜1200℃程度の熱処理をしてn-−
n+ウェーハを得る。この後、必要ならばn-型Si基板11側
を研磨して所定のn-型層厚みを得、第１図（ｃ）に示す
ようにp+型層14を拡散形成し、電極15,16を形成してpn
−n+ダイオードを製造した。
り形成して、pn−n+ダイオードを製造する実施例の工程
を示す。まず第１図（ａ）に示すように、鏡面研磨され
た高抵抗のn-型Si基板（第１の半導体基板）11の研磨面
にn+型12と熱酸化膜121を拡散形成したものと、同じく
鏡面研磨されたn+型Si基板（第２の半導体基板）13を用
意する。これらの基板の研磨面を脱脂処理し、熱酸化膜
をHFでとり、水洗してスピンナ乾燥をした後、クラス１
以下の清浄な雰囲気下で第１図（ｂ）に示すように研磨
面同士を接着し、1000〜1200℃程度の熱処理をしてn-−
n+ウェーハを得る。この後、必要ならばn-型Si基板11側
を研磨して所定のn-型層厚みを得、第１図（ｃ）に示す
ようにp+型層14を拡散形成し、電極15,16を形成してpn
−n+ダイオードを製造した。
この実施例によれば、第１図（ｃ）に示すように接着面
に不完全な接着部17があっても、この部分を覆ってn+型
層12があるために電流は不完全な接着部17を迂回して流
れることになり、不完全接着部17の影響を受けない。ま
たn+層をイオン注入で形成した後熱処理して表面を酸化
してとりさることにより、表面のミラー面を清浄にする
ことができるので接着が全面で一様につけられる。更に
逆バイアスをかけた場合、p+型層14から伸びる空乏層は
n+型層12で止められるので、空乏層が不完全接着部17に
達することがなく、従ってリーク電流の増大が防止され
る。
に不完全な接着部17があっても、この部分を覆ってn+型
層12があるために電流は不完全な接着部17を迂回して流
れることになり、不完全接着部17の影響を受けない。ま
たn+層をイオン注入で形成した後熱処理して表面を酸化
してとりさることにより、表面のミラー面を清浄にする
ことができるので接着が全面で一様につけられる。更に
逆バイアスをかけた場合、p+型層14から伸びる空乏層は
n+型層12で止められるので、空乏層が不完全接着部17に
達することがなく、従ってリーク電流の増大が防止され
る。
また、n-高抵抗層はエピタキシャル法により形成された
ものでないから、充分な厚みを持った充分高抵抗の層と
することができ、しかも接着後に研磨することによりn-
型層の厚みを容易に所定値に設定することも可能であ
る。
ものでないから、充分な厚みを持った充分高抵抗の層と
することができ、しかも接着後に研磨することによりn-
型層の厚みを容易に所定値に設定することも可能であ
る。
この実施例では第１導電型としてｎ型を選んだが、第１
導電型としてｐ型を選んでp-−p+ウェーハを形成してダ
イオードを作る場合にも同様に本発明を適用することが
できる。
導電型としてｐ型を選んでp-−p+ウェーハを形成してダ
イオードを作る場合にも同様に本発明を適用することが
できる。
第２図（ａ）〜（ｃ）はp+−n+−n-ウェーハを直接接着
法により形成して導電変調型MOSFETを製造した実施例の
工程を示す。第２図（ａ）に示すように、鏡面研磨され
たn-型Si基板（第１の半導体基板）21の研磨面にn+型層
22を拡散形成し、同時に熱酸化膜123を100Å以上に形成
する。この酸化膜を通してイオン注入によりp+層23を形
成したものと同じく鏡面研磨されたp+型Si基板（第２の
半導体基板）24を用意する。n+型層22は例えば表面濃度
１×1019/cm3,厚み15μｍとし、p+型層23は例えば表面
濃度５×1020/cm3,厚み２μｍとする。この用な基板を
先の実施例と同様に、前処理をして、酸化膜123をとり
さり、第２図（ｂ）に示すように清浄な雰囲気下で研磨
面同士を接着し、熱処理して一体化する。
法により形成して導電変調型MOSFETを製造した実施例の
工程を示す。第２図（ａ）に示すように、鏡面研磨され
たn-型Si基板（第１の半導体基板）21の研磨面にn+型層
22を拡散形成し、同時に熱酸化膜123を100Å以上に形成
する。この酸化膜を通してイオン注入によりp+層23を形
成したものと同じく鏡面研磨されたp+型Si基板（第２の
半導体基板）24を用意する。n+型層22は例えば表面濃度
１×1019/cm3,厚み15μｍとし、p+型層23は例えば表面
濃度５×1020/cm3,厚み２μｍとする。この用な基板を
先の実施例と同様に、前処理をして、酸化膜123をとり
さり、第２図（ｂ）に示すように清浄な雰囲気下で研磨
面同士を接着し、熱処理して一体化する。
こうして得られたp+−n+−n-ウェーハを用いて、第２図
（ｃ）に示すように導電型変調型MOSFETを製造する。即
ち、n-型基板21側を必要に応じて所定厚みになるように
研磨した後、ｐ型ベース層25,n+型エミッタ層26を二重
拡散法により形成し、ゲート絶縁膜27を介してゲート電
極28を形成し、更にソース電極29,ドレイン電極30を形
成して、導電変調型MOSFETが完成する。
（ｃ）に示すように導電型変調型MOSFETを製造する。即
ち、n-型基板21側を必要に応じて所定厚みになるように
研磨した後、ｐ型ベース層25,n+型エミッタ層26を二重
拡散法により形成し、ゲート絶縁膜27を介してゲート電
極28を形成し、更にソース電極29,ドレイン電極30を形
成して、導電変調型MOSFETが完成する。
この実施例によれば、p+型基板にエピタキシャル法によ
りn+型層、n-型層を順次成長させる場合と異なり、不純
物のコンペンセーションがなく、良好な高濃度層間接合
が形成される。また、p+型基板24とn+型層22のみが形成
されたn-型基板を接着させず、n+型層22の表面にp+型層
23を形成しておくことによって、先の実施例と同様に接
着面での抵抗を充分に低いものとすることができる。し
かもn-型層の抵抗値と厚みを任意に設定することがで
き、例えば耐圧1800V以上の高耐圧素子を実現すること
が可能である。
りn+型層、n-型層を順次成長させる場合と異なり、不純
物のコンペンセーションがなく、良好な高濃度層間接合
が形成される。また、p+型基板24とn+型層22のみが形成
されたn-型基板を接着させず、n+型層22の表面にp+型層
23を形成しておくことによって、先の実施例と同様に接
着面での抵抗を充分に低いものとすることができる。し
かもn-型層の抵抗値と厚みを任意に設定することがで
き、例えば耐圧1800V以上の高耐圧素子を実現すること
が可能である。
この実施例は第１導電型がｐ型、第２導電型がｎ型の例
であるが、先の実施例で説明したように、これらの関係
を逆にしてn+−p+−p-ウェーハを作り、導電変調型MOSF
ET等を製造する場合にも本発明は有効である。
であるが、先の実施例で説明したように、これらの関係
を逆にしてn+−p+−p-ウェーハを作り、導電変調型MOSF
ET等を製造する場合にも本発明は有効である。
本発明は上記各実施例に限られるものではなく、例えば
半導体材料としてGaAs等の化合物半導体を用いる場合
等、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。
半導体材料としてGaAs等の化合物半導体を用いる場合
等、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。
第１図は本発明の一実施例によるダイオードの製造工程
を示す図、第２図は他の実施例による導電変調型MOSFET
の製造工程を示す図である。 11……n-型Si基板（第１の半導体基板）、 12……n+型層、 13……n+型Si基板（第２の半導体基板）、 14……P+型層、15……アノード電極、 16……カソード電極、17……不完全接着部、 21……n-型Si基板（第１の半導体基板）、 22……n+型層、23……P+型層、 24……P+型Si基板（第２の半導体基板）、 29……ソース電極、30……ドレイン電極。
を示す図、第２図は他の実施例による導電変調型MOSFET
の製造工程を示す図である。 11……n-型Si基板（第１の半導体基板）、 12……n+型層、 13……n+型Si基板（第２の半導体基板）、 14……P+型層、15……アノード電極、 16……カソード電極、17……不完全接着部、 21……n-型Si基板（第１の半導体基板）、 22……n+型層、23……P+型層、 24……P+型Si基板（第２の半導体基板）、 29……ソース電極、30……ドレイン電極。
Claims (3)
- 【請求項１】鏡面研磨面全面に第１導電型の高不純物濃
度層を有し、この高不純物濃度層上に酸化膜が形成され
た第１の半導体基板と、鏡面研磨面全面に第１導電型の
高不純物濃度層を有する第２の半導体基板との高不純物
濃度層同士を、前記酸化膜を除去した後に、清浄な雰囲
気下で密着させて接合・一体化した後、200℃以上の熱
処理を施して一体化された素子ウェーハを形成すること
を特徴とする半導体装置の製造方法。 - 【請求項２】第１の半導体基板は、第１導電型の高抵抗
基板の鏡面研磨面全面に第１導電型の高不純物濃度層及
びその上に酸化膜を形成したものであり、第２の半導体
基板は全体が第１導電型の高不純物濃度層であり、前記
酸化膜を除去した後これらを一体化してn+−n-またはp+
−p-ウェーハを形成する特許請求の範囲第１項記載の半
導体装置の製造方法。 - 【請求項３】第１の半導体基板は、第２導電型の高抵抗
基板の鏡面研磨面全面に第２導電型の高不純物濃度層、
第１導電型の高不純物濃度層及び酸化膜がこの順で積層
された構造であり、第２の半導体基板は全体が第１導電
型の高不純物濃度層であり、前記酸化膜を除去した後こ
れらを一体化してn+−p+−p-またはp+−n+−n-ウェーハ
を形成する特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070784A JPH07107924B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070784A JPH07107924B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229820A JPS62229820A (ja) | 1987-10-08 |
| JPH07107924B2 true JPH07107924B2 (ja) | 1995-11-15 |
Family
ID=13441495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070784A Expired - Lifetime JPH07107924B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107924B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3856173D1 (de) * | 1987-10-21 | 1998-06-10 | Siemens Ag | Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071791B2 (ja) * | 1984-05-09 | 1995-01-11 | 株式会社東芝 | 半導体基板の製造方法 |
| JP2621851B2 (ja) * | 1984-06-18 | 1997-06-18 | 株式会社東芝 | 半導体基板の接合方法 |
-
1986
- 1986-03-31 JP JP61070784A patent/JPH07107924B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229820A (ja) | 1987-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |