JPH07107071A

JPH07107071A - 制御信号処理回路

Info

Publication number: JPH07107071A
Application number: JP24822693A
Authority: JP
Inventors: Hiroshi Harada; 博原田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-10-04
Filing date: 1993-10-04
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】制御ビットにより制御信号が伝送される伝送
システムで受信側で制御信号を処理する制御信号処理回
路において、伝送路のバースト性雑音などによる誤制御
を防止する。【構成】一度制御動作を行うと、その後所定時間その
制御状態を保持する保持回路を設ける。この保持回路の
保持時間は伝送状態に応じて制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は伝送フレームフォーマ
ットが、音声などのアナログ信号をディジタル信号に変
換したディジタルデータと、制御対象を制御する制御信
号とで構成されている場合、受信側で制御信号を処理す
る制御信号処理回路に関するものである。

【０００２】

【従来の技術】電話の伝送路として光ファイバを使用す
る場合には、電話の音声信号はディジタルデータに変換
して伝送する必要がある。電話交換などに必要な各種の
制御信号もまたこの伝送路で伝送される。電話の音声信
号を変換したディジタルデータには、たとえば１語ごと
に符号誤り検出用のビットを付加しておき、受信側の符
号誤り検出回路で符号誤りが検出された語は廃棄し、そ
の廃棄した語の前後の２語の平均値で当該廃棄した語を
置き換える等の処理により、音声信号の伝送に重大な支
障をきたさないようにすることが可能である。しかし、
制御信号が誤って伝送されて誤制御が行われると、重大
な支障をきたす結果になる。

【０００３】図６は、この種の制御信号の伝送の一例を
示す動作タイムチャートで、説明の便宜上、図６（ｂ）
に示すように、論理「１」のビットは正の振幅のパルス
で表し、論理「０」のビットは負の振幅のパルスで表
す。なお、論理「１」のビットと論理「０」のビットを
表す方法には、種々の方法がある。その最も簡単な方法
は、クロックパルスに同期した時点に受信パルスが存在
するときは論理「１」のビットを表し、クロックパルス
に同期した時点に受信パルスが存在しないときは論理
「０」のビットを表す方法である。この方法は、受信側
で受信パルスからクロックパルスを再生し、再生したク
ロックパルスによって論理「１」のビットと論理「０」
のビットとを検出しているため、当然のことではある
が、この場合、信号断の状態と論理「０」のビットの状
態とを判別することが困難になる。このような問題を解
決するため、本願出願人は特開平４−２５０３６６号公
報「信号断検出装置」において、論理「０」のビットが
所定時間以上連続した場合、これを信号断と判定する発
明を行っている。このように、この種の制御信号は、種
々の方法で信号断と論理「０」のビットとを誤認しない
ように構成されるが、本願では上述の図６（ｂ）に示す
ように、論理「０」のビットを負の振幅のパルスで表
し、信号断を論理「０」のビットと誤認することがない
ように構成した制御信号を仮定して説明する。

【０００４】図４は、制御信号を送出する送信側の構成
を示すブロック図、図５は従来の制御信号処理回路を示
すブロック図である。図４において、１０はクロック信
号発生器、１１はスイッチ、１２は直流電源正端子、１
３，１４はそれぞれインバータ、１５，１６はそれぞれ
アンドゲート、１７はオアゲートである。スイッチ１１
を操作して図６（ａ）で示すような電圧を出力すると、
オアゲート１７からは図６（ｂ）に示す信号が出力され
る。

【０００５】図５において、１８はインバータ、１９，
２０は整流回路であり、図６（ｂ）に示すパルスのうち
正のパルスは整流回路１９から出力され、負のパルスは
インバータ１８で反転されて正のパルスとなって整流回
路２０から出力される。すなわち、インバータ１８、整
流回路１９，２０で構成する制御ビット検出回路１は、
受信データから論理「１」のビットと論理「０」のビッ
トとを分離する。なお、図５に示す制御ビット検出回路
１の内部構成は、論理「１」のビットと論理「０」のビ
ットとがどのように構成されているかによって異なって
くることは言うまでもない。

【０００６】図６（ｂ）に示す例では論理「１」のビッ
トｎ個以上の連続で制御起動信号を表し、論理「０」の
ビットｍ個以上の連続で制御解除信号を表すとすると、
図５に示すカウンタ２１はモジュロｎのカウンタ、カウ
ンタ２２はモジュロｍのカウンタとなる。カウンタ２１
は整流回路１９の出力パルスを計数し、整流回路２０の
出力パルスでリセットされ、カウンタ２２は整流回路２
０の出力パルスを計数し、整流回路１９の出力パルスで
リセットされるので、論理「１」のビットがｎ個連続し
たときカウンタ２１からオーバーフローパルスが出力し
てフリップフロップ２３がセットされ、論理「０」のパ
ルスがｍ個連続したときカウンタ２２からオーバーフロ
ーパルスが出力してフリップフロップ２３がリセットさ
れ、フリップフロップ２３の出力Ｑの論理は、図６
（ｃ）に示すようになる。すなわち、図４のスイッチ１
１の操作による制御と同様な制御信号を受信側で得るこ
とができる。

【０００７】カウンタ２１，２２、フリップフロップ２
３で構成される回路を制御保護回路３という。以上の説
明では説明の便宜のため、制御ビット検出回路１と制御
保護回路３とをハードウェアで構成する例を示したが、
これらの回路およびこれ以後でハードウェアで構成する
例を示す全ての回路を、プログラム制御の計算機によっ
て構成できることは言うまでもない。図７は従来の制御
信号処理回路の構成を示し、図５と同一符号は同一又は
相当部分を示す。符号誤り検出回路２は符号誤り検出用
ビットが付加されている語に対する符号誤りを検出する
回路である。

【０００８】

【発明が解決しようとする課題】従来の制御信号処理回
路は以上のように構成されているので、伝送路における
雑音などにより誤った制御が行われてしまうという問題
点があった。図８は、図７に示す従来の回路の問題点を
示す動作タイムチャートで、図８（ａ），（ｂ）は、そ
れぞれ図６（ａ），（ｂ）に相当する信号を示し、図８
（ｄ）は図８（ｂ）に示す信号のＸ部分が、たとえば伝
送路のバースト性雑音などによりビットの論理が反転し
た場合を示す。すなわち図８（ｄ）に示す受信データが
図７の回路で処理されると、図８（ｅ）に示すような信
号が制御信号として出力されてしまい、図８（ａ）に示
す波形とは異なって来て誤った制御が行われてしまう。

【０００９】この発明はかかる問題点を解消するために
なされたものであり、伝送路における雑音などのため生
じる誤制御を防止する制御信号処理回路を提供すること
を目的としている。

【００１０】

【課題を解決するための手段】この発明に係わる制御信
号処理回路は、制御保護回路の後に保持回路を設け、一
度制御（制御起動か制御解除かいずれかの制御）が行わ
れると、所定時間は制御信号の入力に関係なく当該制御
状態を保持するように構成したものである。また、制御
状態を保持する時間は符号誤り率の関数として制御する
ようにした。

【００１１】

【作用】この発明の制御信号処理回路においては、制御
保護回路で所定時間制御状態を保持することにより、安
定した制御が行える。また、制御状態を保持する時間は
符号誤り率の関数として制御することにより、効率のよ
い制御が行えることになる。

【００１２】

【実施例】以下、この発明の実施例１を図面を用いて説
明する。図１はこの発明の一実施例を示すブロック図で
あって、図７と同一符号は同一又は相当部分を示し、４
は符号誤り計数回路、５は保持回路である。符号誤り検
出回路２と符号誤り計数回路４とは従来から良く知られ
ているのでその説明は省略するが、符号誤り計数回路４
は所定時間内の符号誤り回数を計数して符号誤り率を定
め、この符号誤り率により保持回路５の保持時間を制御
するように構成される。

【００１３】図２は、図１の制御保護回路３と保持回路
５の構成例を示すブロック図であって、図５と同一符号
は同一又は相当部分を示し、３１，３２はそれぞれアン
ドゲート、５０はクロック信号発生器、５１，５２はそ
れぞれアンドゲート、５３，５４はそれぞれカウンタ、
５５，５６はそれぞれフリップフロップである。

【００１４】次に動作について説明する。ゲート３１か
らパルスが出力されてフリップフロップ２３がセットさ
れると、同時にカウンタ５３とフリップフロップ５５が
リセットされる。フリップフロップ５５がリセットされ
ている間は、ゲート３２はフリップフロップ２３へのリ
セット信号の入力を阻止する。また、フリップフロップ
２３がセットされている間は、ゲート５１を介してクロ
ック信号発生器５０からのクロック信号がカウンタ５３
に入力されて計数される。

【００１５】カウンタ５３のモジュロと、クロック信号
の周期との積で定められる所定時間Ｔ₁ が経過すると、
カウンタ５３からオーバーフローパルスが出力してフリ
ップフロップ５５をセットし、ゲート３２を開いてカウ
ンタ２２からのオーバーフローパルスがフリップフロッ
プ２３のリセット端子に入力できるようになる。すなわ
ち、フリップフロップ５５とゲート３２とで制御信号オ
ン状態保持回路が形成される。

【００１６】ゲート３２からパルスが出力されてフリッ
プフロップ２３がリセットされると、同時にカウンタ５
４とフリップフロップ５６がリセットされる。フリップ
フロップ５６がリセットされている間は、ゲート３１は
フリップフロップ２３へのセット信号の入力を阻止す
る。フリップフロップ２３がリセットされている間は、
ゲート５２を介してクロック信号発生器５０からのクロ
ック信号が、カウンタ５４に入力されて計数される。カ
ウンタ５４のモジュロと、クロック信号の周期との積で
定められる所定時間Ｔ₂ が経過すると、カウンタ５４か
らオーバーフローパルスが出力してフリップフロップ５
６をセットし、ゲート３１を開いてカウンタ２１からの
オーバーフローパルスがフリップフロップ２３のセット
端子に入力できるようになる。すなわち、フリップフロ
ップ５６とゲート３１とで制御信号オフ状態保持回路が
形成される。

【００１７】上述の所定時間Ｔ₁ とＴ₂ とは、符号誤り
計数回路４の出力で制御する。図２に示す実施例では制
御信号のオン状態をＴ₁ 時間保持し、そのオフ状態をＴ
₂ 時間保持する回路としている。然しながら、雑音によ
るビットの論理の反転の状況などから、オン状態かオフ
状態かの何れかの状態だけを保持すればよい場合があ
り、このような場合には図２の回路から不要な回路を省
略した構成となる。

【００１８】図３は、図１に示す回路の動作を示す動作
タイムチャートであり、図３（ａ），（ｂ），（ｄ）は
それぞれ図８（ａ），（ｂ），（ｄ）に相当し、図３
（ｆ）はフリップフロップ５５の端子Ｑの論理を示す。
図３（ｄ）のＸ部分でカウンタ２２はオーバーフローパ
ルスを出力するが、これは図２に示すゲート３２で阻止
されるので、フリップフロップ２３の動作には影響せ
ず、フリップフロップ２３の端子Ｑの出力論理は図３
（ｇ）に示すように正しい制御信号となる。

【００１９】

【発明の効果】以上説明したように、この発明によれば
伝送路の状態が不良な場合でも制御動作に誤動作が発生
しない制御信号処理回路を得ることができ、制御の信頼
性が向上し、精度の高い制御が実現できるという効果が
ある。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１の制御保護回路と保持回路との構成例を示
すブロック図である。

【図３】図１の回路の動作を示す動作タイムチャートで
ある。

【図４】制御信号の送信側回路を示すブロック図であ
る。

【図５】制御信号の受信側回路を示すブロック図であ
る。

【図６】図４，図５の回路の動作を示す動作タイムチャ
ートである。

【図７】従来の制御信号処理回路を示すブロック図であ
る。

【図８】従来の制御信号処理回路の問題点を示す動作タ
イムチャートである。

【符号の説明】

１制御ビット検出回路２符号誤り検出回路３制御保護回路４符号誤り計数回路５保持回路

Claims

【特許請求の範囲】

【請求項１】音声などのアナログ信号を論理「１」と
論理「０」との符号で構成するディジタル信号に変換し
たディジタルデータと、制御対象のオンオフを制御する
制御信号とによってフレームを構成し、制御の起動は論
理「１」のビットのｎ回以上（ｎは設計によって定める
自然数）の連続で表し、制御の解除は論理「０」のビッ
トのｍ回以上（ｍは設計によって定める自然数）の連続
で表して伝送する信号を受信して制御信号を処理する制
御信号処理回路において、受信データ中の論理「１」のビットと論理「０」のビッ
トとを分離する制御ビット検出回路、上記制御ビット検出回路の出力で論理「１」のビットだ
けがｎビット連続するとき制御信号をオン状態に制御す
る制御起動手段、上記制御ビット検出回路の出力で論理「０」のビットだ
けがｍビット連続するとき上記制御信号をオフ状態に制
御する制御解除手段、上記制御起動手段の動作後あらかじめ定めるＴ₁ 時間の
あいだ上記制御解除手段の動作を禁止する制御信号オン
状態保持回路、を備えたことを特徴とする制御信号処理回路。
【請求項２】上記制御信号オン状態保持回路が上記制
御解除手段の動作を禁止する時間Ｔ₁ は、上記受信デー
タの符号誤り率の関数で制御されることを特徴とする請
求項第１項記載の制御信号処理回路。
【請求項３】音声などのアナログ信号を論理「１」と
論理「０」との符号で構成するディジタル信号に変換し
たディジタルデータと、制御対象のオンオフを制御する
制御信号とによってフレームを構成し、制御の起動は論
理「１」のビットのｎ回以上（ｎは設計によって定める
自然数）の連続で表し、制御の解除は論理「０」のビッ
トのｍ回以上（ｍは設計によって定める自然数）の連続
で表して伝送する信号を受信して制御信号を処理する制
御信号処理回路において、受信データ中の論理「１」のビットと論理「０」のビッ
トとを分離する制御ビット検出回路、上記制御ビット検出回路の出力で論理「１」のビットだ
けがｎビット連続するとき制御信号をオン状態に制御す
る制御起動手段、上記制御ビット検出回路の出力で論理「０」のビットだ
けがｍビット連続するとき上記制御信号をオフ状態に制
御する制御解除手段、上記制御解除手段の動作後あらかじめ定めるＴ₂ 時間の
あいだ上記制御起動手段の動作を禁止する制御信号オフ
状態保持回路、を備えたことを特徴とする制御信号処理回路。
【請求項４】上記制御信号オフ状態保持回路が上記制
御起動手段の動作を禁止する時間Ｔ₂ は、上記受信デー
タの符号誤り率の関数で制御されることを特徴とする請
求項第３項記載の制御信号処理回路。
【請求項５】音声などのアナログ信号を論理「１」と
論理「０」との符号で構成するディジタル信号に変換し
たディジタルデータと、制御対象のオンオフを制御する
制御信号とによってフレームを構成し、制御の起動は論
理「１」のビットのｎ回以上（ｎは設計によって定める
自然数）の連続で表し、制御の解除は論理「０」のビッ
トのｍ回以上（ｍは設計によって定める自然数）の連続
で表して伝送する信号を受信して制御信号を処理する制
御信号処理回路において、受信データ中の論理「１」のビットと論理「０」のビッ
トとを分離する制御ビット検出回路、上記制御ビット検出回路の出力で論理「１」のビットだ
けがｎビット連続するとき制御信号をオン状態に制御す
る制御起動手段、上記制御ビット検出回路の出力で論理「０」のビットだ
けがｍビット連続するとき上記制御信号をオフ状態に制
御する制御解除手段、上記制御起動手段の動作後あらかじめ定めるＴ₁ 時間の
あいだ上記制御解除手段の動作を禁止する制御信号オン
状態保持回路、上記制御解除手段の動作後あらかじめ定めるＴ₂ 時間の
あいだ上記制御起動手段の動作を禁止する制御信号オフ
状態保持回路、を備えたことを特徴とする制御信号処理回路。
【請求項６】上記制御信号オン状態保持回路が上記制
御解除手段の動作を禁止する時間Ｔ₁ と上記制御信号オ
フ状態保持回路が上記制御起動手段の動作を禁止する時
間Ｔ₂ とは、上記受信データの符号誤り率の関数で制御
されることを特徴とする請求項第５項記載の制御信号処
理回路。