JPH07106983A - 符号生成方法 - Google Patents
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- JPH07106983A JPH07106983A JP5268440A JP26844093A JPH07106983A JP H07106983 A JPH07106983 A JP H07106983A JP 5268440 A JP5268440 A JP 5268440A JP 26844093 A JP26844093 A JP 26844093A JP H07106983 A JPH07106983 A JP H07106983A
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- G11B20/10—Digital recording or reproducing
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 プリアンブルやＩＢＧの有無に関係なく、誤
り訂正符号やシンドロームの生成などを同一構成の回路
を用いて同一のタイミングで行う。 【構成】 タイミング生成回路３６からメモリ３０にア
ドレス情報が供給されると、該当するアドレスのデータ
が読み出されてＡＮＤゲート３２に出力される。ここ
で、そのデータがプリアンブル（又はＩＢＧ）ではない
場合には、タイミング生成回路３６から論理値の「１」
の信号がＡＮＤゲート３２に供給される。しかし、プリ
アンブルである場合には、論理値の「０」の信号がＡＮ
Ｄゲート３２に供給される。これによって、ＡＮＤゲー
ト３２からプリアンブルＥPの部分が「０」データとな
ったデータが得られ、符号生成回路３４における誤り訂
正符号付加の情報語のシンボル数が同一となる。
り訂正符号やシンドロームの生成などを同一構成の回路
を用いて同一のタイミングで行う。 【構成】 タイミング生成回路３６からメモリ３０にア
ドレス情報が供給されると、該当するアドレスのデータ
が読み出されてＡＮＤゲート３２に出力される。ここ
で、そのデータがプリアンブル（又はＩＢＧ）ではない
場合には、タイミング生成回路３６から論理値の「１」
の信号がＡＮＤゲート３２に供給される。しかし、プリ
アンブルである場合には、論理値の「０」の信号がＡＮ
Ｄゲート３２に供給される。これによって、ＡＮＤゲー
ト３２からプリアンブルＥPの部分が「０」データとな
ったデータが得られ、符号生成回路３４における誤り訂
正符号付加の情報語のシンボル数が同一となる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばディジタル化さ
れたデータに誤り訂正符号を付加する場合や検算を行う
場合の符号生成方法にかかり、更に具体的には、誤り訂
正符号を付加する情報語のシンボル数が変化する場合に
好適な符号生成方法に関する。
れたデータに誤り訂正符号を付加する場合や検算を行う
場合の符号生成方法にかかり、更に具体的には、誤り訂
正符号を付加する情報語のシンボル数が変化する場合に
好適な符号生成方法に関する。
【０００２】
【先行技術】誤り訂正符号を付加する情報語のシンボル
数が変化するようなデジタルデータとしては、例えば特
願平５−２１３３４４号として特許出願されたものがあ
る。以下、図４を参照してその概略を説明する。同図
（Ａ）に示すように、１本のトラックＴは６つの記録領
域Ａ１〜Ａ６に分割されている。そして、トラック１本
分に相当する伝送データのうちの例えば１／６をオーデ
ィオ信号が占めており、５／６をビデオ信号が占めてい
るとすると、オーディオの信号のために１区分を割り当
て、ビデオ信号のために５区分を割り当てるようにす
る。すなわち、記録領域Ａ１をオーディオ信号用，残り
の記録領域Ａ２〜Ａ６をそれぞれビデオ信号用とする。
数が変化するようなデジタルデータとしては、例えば特
願平５−２１３３４４号として特許出願されたものがあ
る。以下、図４を参照してその概略を説明する。同図
（Ａ）に示すように、１本のトラックＴは６つの記録領
域Ａ１〜Ａ６に分割されている。そして、トラック１本
分に相当する伝送データのうちの例えば１／６をオーデ
ィオ信号が占めており、５／６をビデオ信号が占めてい
るとすると、オーディオの信号のために１区分を割り当
て、ビデオ信号のために５区分を割り当てるようにす
る。すなわち、記録領域Ａ１をオーディオ信号用，残り
の記録領域Ａ２〜Ａ６をそれぞれビデオ信号用とする。
【０００３】また、この場合において、信号を独立に書
き換える必要がある場合は、該当する記録領域，例えば
Ａ１，Ａ２の一部分をプリアンブル（又はＩＢＧ）ＥP
にそれぞれ割り当てる。しかし、各記録領域を独立に書
き換える必要がない場合には、時間的に先にある方の領
域の先頭にのみプリアンブルを配置すればよい。図示の
例では、記録領域Ａ１にプリアンブルＥPを設けるよう
にする。なお、この例では、記録領域Ａ２のプリアンブ
ルＥPがオーディオ信号とビデオ信号とを区分するＩＢ
Ｇと兼用になっている。
き換える必要がある場合は、該当する記録領域，例えば
Ａ１，Ａ２の一部分をプリアンブル（又はＩＢＧ）ＥP
にそれぞれ割り当てる。しかし、各記録領域を独立に書
き換える必要がない場合には、時間的に先にある方の領
域の先頭にのみプリアンブルを配置すればよい。図示の
例では、記録領域Ａ１にプリアンブルＥPを設けるよう
にする。なお、この例では、記録領域Ａ２のプリアンブ
ルＥPがオーディオ信号とビデオ信号とを区分するＩＢ
Ｇと兼用になっている。
【０００４】図５には、記録対象となるデータブロック
のフォーマットが示されている。同図（Ａ）は記録領域
中にプリアンブルＥPが存在しない場合，すなわち図４
（Ａ）の記録領域Ａ３〜Ａ６に記録されるデータのフォ
ーマット例である。同図に示すように、主データＤＡに
は同期データＳ，識別データＩＤなどが必要に応じて付
加されており、誤り訂正のための内符号（Inner Parit
y）ＩＰ，外符号（Outer Parity）ＯＰがそれぞれ付加
されている。なお、内符号ＩＰ，外符号ＯＰの構成方向
は、同図に矢印ＦＡ，ＦＢで示す通りである。
のフォーマットが示されている。同図（Ａ）は記録領域
中にプリアンブルＥPが存在しない場合，すなわち図４
（Ａ）の記録領域Ａ３〜Ａ６に記録されるデータのフォ
ーマット例である。同図に示すように、主データＤＡに
は同期データＳ，識別データＩＤなどが必要に応じて付
加されており、誤り訂正のための内符号（Inner Parit
y）ＩＰ，外符号（Outer Parity）ＯＰがそれぞれ付加
されている。なお、内符号ＩＰ，外符号ＯＰの構成方向
は、同図に矢印ＦＡ，ＦＢで示す通りである。
【０００５】また、同図（Ｂ）は、記録領域中にプリア
ンブルＥPが存在する場合，すなわち図４（Ａ）の記録
領域Ａ１〜Ａ２に記録されるデータのフォーマット例で
ある。同図に示すように、前記（Ａ）のデータの先頭部
分がプリアンブルＥPに変更されたフォーマットとなっ
ている。更に、プリアンブル（又はＩＢＧ）ＥP以外の
通常のデータ領域の識別データＩＤの一部分又は主デー
タＤＡの一部に、該当する記録領域がプリアンブル（又
はＩＢＧ）ＥPを含むことを示すフォーマット情報ＤPI
が記録されている。これらのいずれかのフォーマットの
データが、シリアルにトラックＴ上に記録される。図４
（Ｂ）には、その一例が示されている。
ンブルＥPが存在する場合，すなわち図４（Ａ）の記録
領域Ａ１〜Ａ２に記録されるデータのフォーマット例で
ある。同図に示すように、前記（Ａ）のデータの先頭部
分がプリアンブルＥPに変更されたフォーマットとなっ
ている。更に、プリアンブル（又はＩＢＧ）ＥP以外の
通常のデータ領域の識別データＩＤの一部分又は主デー
タＤＡの一部に、該当する記録領域がプリアンブル（又
はＩＢＧ）ＥPを含むことを示すフォーマット情報ＤPI
が記録されている。これらのいずれかのフォーマットの
データが、シリアルにトラックＴ上に記録される。図４
（Ｂ）には、その一例が示されている。
【０００６】プリアンブルＥPは、図５に示した内符号
ＩＰ，外符号ＯＰによる二重符号化ブロック，すなわち
同図の同期信号Ｓから内符号ＩＰに至る同期データブロ
ックＳＤの整数倍の大きさとなっている。このようなフ
ォーマットとすると、トラック全体を固定の単位の繰
り返しＮ×｛内符号長×外符号長（プリアンブルやＩＢ
Ｇがある場合はそれも含む）｝としてタイミング設計が
できるので、回路の構成が単純になる，
ＩＰ，外符号ＯＰによる二重符号化ブロック，すなわち
同図の同期信号Ｓから内符号ＩＰに至る同期データブロ
ックＳＤの整数倍の大きさとなっている。このようなフ
ォーマットとすると、トラック全体を固定の単位の繰
り返しＮ×｛内符号長×外符号長（プリアンブルやＩＢ
Ｇがある場合はそれも含む）｝としてタイミング設計が
できるので、回路の構成が単純になる，
【０００７】二重符号化されたブロックの中で、内符
号ＩＰや外符号ＯＰの構成が一通りだけとなるので、処
理回路の構成が単純になる（プリアンブルやＩＢＧを同
期データブロックＳＤの整数倍としないと、短い外符
号，長い外符号，短い内符号，長い内符号が存在するよ
うになって、符号構成が複雑化し、処理回路の構成も複
雑となる），などの利点がある。
号ＩＰや外符号ＯＰの構成が一通りだけとなるので、処
理回路の構成が単純になる（プリアンブルやＩＢＧを同
期データブロックＳＤの整数倍としないと、短い外符
号，長い外符号，短い内符号，長い内符号が存在するよ
うになって、符号構成が複雑化し、処理回路の構成も複
雑となる），などの利点がある。
【０００８】
【発明が解決しようとする課題】以上のように、先行技
術では、区分された１つの記録領域にプリアンブル（又
はＩＢＧ）を配置する場合と配置しない場合とが存在す
る（図５参照）。この場合、内符号ＩＰの構成は、同図
（Ａ）と（Ｂ）とで同一である。しかし、外符号ＯＰの
構成については、プリアンブル（又はＩＢＧ）ＥPが存
在するため、同図（Ａ）の場合と（Ｂ）の場合とで、１
符号語を構成する情報語のシンボル数が異なってしま
う。このため、符号生成回路の動作タイミングが両者の
動作タイミングが異なるようになる。
術では、区分された１つの記録領域にプリアンブル（又
はＩＢＧ）を配置する場合と配置しない場合とが存在す
る（図５参照）。この場合、内符号ＩＰの構成は、同図
（Ａ）と（Ｂ）とで同一である。しかし、外符号ＯＰの
構成については、プリアンブル（又はＩＢＧ）ＥPが存
在するため、同図（Ａ）の場合と（Ｂ）の場合とで、１
符号語を構成する情報語のシンボル数が異なってしま
う。このため、符号生成回路の動作タイミングが両者の
動作タイミングが異なるようになる。
【０００９】以下、詳述すると、外符号ＯＰをリードソ
ロモン符号で構成して生成するための符号生成回路は、
例えば図６に示すような構成となっている。同図におい
て、最初遅延回路を構成するレジスタ１４a〜１４rの内
容がクリアされるとともに、符号付加の対象となるデー
タが端子Ｔ１に入力される。データ入力期間中は、切換
スイッチＳＷ１，ＳＷ２はいずれもａ側に切り換えられ
る。このため、入力データは、一方において出力端子Ｔ
２から出力されるとともに、他方において加算器１０a
に入力される。
ロモン符号で構成して生成するための符号生成回路は、
例えば図６に示すような構成となっている。同図におい
て、最初遅延回路を構成するレジスタ１４a〜１４rの内
容がクリアされるとともに、符号付加の対象となるデー
タが端子Ｔ１に入力される。データ入力期間中は、切換
スイッチＳＷ１，ＳＷ２はいずれもａ側に切り換えられ
る。このため、入力データは、一方において出力端子Ｔ
２から出力されるとともに、他方において加算器１０a
に入力される。
【００１０】更に、加算器１０aの出力は、切換スイッ
チＳＷ２を介して係数器１２a〜１２rにそれぞれ供給さ
れる。これら係数器１２a〜１２rで所定の係数演算が行
われたデータのうち、係数器１２a〜１２(r-1)の出力は
加算器１０b〜１０rにそれぞれ供給される。他方、係数
器１２rの出力はレジスタ１４rに供給される。そして、
各加算器１０b〜１０rの加算出力はレジスタ１４a〜１
４(r-1)にそれぞれ供給され、各レジスタ１４a〜１４r
の出力は加算器１０a〜１０rそれぞれ供給される。これ
らによる加算と遅延の繰返しによって、ｐ1個の外符号
ＯＰが生成される。
チＳＷ２を介して係数器１２a〜１２rにそれぞれ供給さ
れる。これら係数器１２a〜１２rで所定の係数演算が行
われたデータのうち、係数器１２a〜１２(r-1)の出力は
加算器１０b〜１０rにそれぞれ供給される。他方、係数
器１２rの出力はレジスタ１４rに供給される。そして、
各加算器１０b〜１０rの加算出力はレジスタ１４a〜１
４(r-1)にそれぞれ供給され、各レジスタ１４a〜１４r
の出力は加算器１０a〜１０rそれぞれ供給される。これ
らによる加算と遅延の繰返しによって、ｐ1個の外符号
ＯＰが生成される。
【００１１】データ入力期間が終了すると、切換スイッ
チＳＷ１，ＳＷ２がいずれもｂ側に切り換えられる。す
ると、加算器１０aの出力側が出力端子Ｔ２に接続され
て、生成された外符号ＯＰがデータに続いて出力される
ことになる。なお、このとき切換スイッチＳＷ１がアー
ス側に接続されるので、生成された外符号ＯＰが係数器
１２a〜１２r側に供給されることはない。
チＳＷ１，ＳＷ２がいずれもｂ側に切り換えられる。す
ると、加算器１０aの出力側が出力端子Ｔ２に接続され
て、生成された外符号ＯＰがデータに続いて出力される
ことになる。なお、このとき切換スイッチＳＷ１がアー
ス側に接続されるので、生成された外符号ＯＰが係数器
１２a〜１２r側に供給されることはない。
【００１２】このような符号生成回路を用いて、前記図
５（Ａ）における外符号ＯＰを生成する場合、つまり入
力データであるｎ個の情報語に対してｐ1個の外符号Ｏ
Ｐを付加する場合の動作タイミングは、図２（Ａ）〜
（Ｄ）に示すようになる。動作の基本となるクロック
は、同図（Ａ）の如くである。最初に、同図（Ｂ）に示
すように、レジスタ１４a〜１４rのクリアが行われる。
次に、同図（Ｃ）に示すように、入力端子Ｔ１からｎ個
（図５（Ａ）参照）のデータ入力が同図（Ａ）のクロッ
クのタイミングで順次行われる。
５（Ａ）における外符号ＯＰを生成する場合、つまり入
力データであるｎ個の情報語に対してｐ1個の外符号Ｏ
Ｐを付加する場合の動作タイミングは、図２（Ａ）〜
（Ｄ）に示すようになる。動作の基本となるクロック
は、同図（Ａ）の如くである。最初に、同図（Ｂ）に示
すように、レジスタ１４a〜１４rのクリアが行われる。
次に、同図（Ｃ）に示すように、入力端子Ｔ１からｎ個
（図５（Ａ）参照）のデータ入力が同図（Ａ）のクロッ
クのタイミングで順次行われる。
【００１３】このとき、切換スイッチＳＷ１がａ側に切
り換えられているので、ｎ個のデータは図２（Ｄ）に示
すようにそのまま出力される。その後、切換スイッチＳ
Ｗ２がｂ側に切り換えられ、加算器，係数器，レジスタ
によって生成された外符号ＯＰが続いて出力される。
り換えられているので、ｎ個のデータは図２（Ｄ）に示
すようにそのまま出力される。その後、切換スイッチＳ
Ｗ２がｂ側に切り換えられ、加算器，係数器，レジスタ
によって生成された外符号ＯＰが続いて出力される。
【００１４】次に、前記図５（Ｂ）における外符号ＯＰ
を生成する場合、つまり入力データであるｎ2個の情報
語に対してｐ1個の外符号ＯＰを付加する場合の動作タ
イミングを説明すると、端子Ｔ１からのｎ2個のデータ
入力は、図２（Ｅ）に示すように行われ，データ出力
は、同図（Ｆ）に示すように、ｎ2個のデータ，ｐ1個の
外符号ＯＰの順に行われる。
を生成する場合、つまり入力データであるｎ2個の情報
語に対してｐ1個の外符号ＯＰを付加する場合の動作タ
イミングを説明すると、端子Ｔ１からのｎ2個のデータ
入力は、図２（Ｅ）に示すように行われ，データ出力
は、同図（Ｆ）に示すように、ｎ2個のデータ，ｐ1個の
外符号ＯＰの順に行われる。
【００１５】これら図２の（Ｃ）〜（Ｆ）を比較すれば
明らかなように、プリアンブルＥPの有無によって符号
付加の対象となる情報語のシンボル数が変化するため、
データ出力のタイミング，符号出力のタイミング（具体
的には切換スイッチＳＷ１，ＳＷ２の切換タイミング）
が異なるようになり、タイミング動作の制御に手数がか
かることになる。
明らかなように、プリアンブルＥPの有無によって符号
付加の対象となる情報語のシンボル数が変化するため、
データ出力のタイミング，符号出力のタイミング（具体
的には切換スイッチＳＷ１，ＳＷ２の切換タイミング）
が異なるようになり、タイミング動作の制御に手数がか
かることになる。
【００１６】このような不都合は、符号化側のみならず
復号化側でも生ずる。検算のためのシンドローム生成回
路は、例えば図７に示すように、加算器２０の出力をレ
ジスタ２２で遅延した出力を乗算器２４で加算器２０に
フィードバックして入力に加算する構成となっている。
復号化側でも生ずる。検算のためのシンドローム生成回
路は、例えば図７に示すように、加算器２０の出力をレ
ジスタ２２で遅延した出力を乗算器２４で加算器２０に
フィードバックして入力に加算する構成となっている。
【００１７】前記図５（Ａ）の場合のシンドローム生成
の動作タイミングは、図３（Ａ）〜（Ｄ）に示すように
なる。クロックは同図（Ａ）に示す通りであり、最初同
図（Ｂ）に示すようにレジスタ２２のクリアが行われ
る。その後、図２（Ｄ）に示したｎ個のデータとｐ1個
の外符号ＯＰが、図３（Ｃ）に示すように順に入力端子
Ｔ３に入力される。そして、ｎ＋ｐ1の入力が終了する
と、同図（Ｄ）に示すようにシンドロームが確定する。
の動作タイミングは、図３（Ａ）〜（Ｄ）に示すように
なる。クロックは同図（Ａ）に示す通りであり、最初同
図（Ｂ）に示すようにレジスタ２２のクリアが行われ
る。その後、図２（Ｄ）に示したｎ個のデータとｐ1個
の外符号ＯＰが、図３（Ｃ）に示すように順に入力端子
Ｔ３に入力される。そして、ｎ＋ｐ1の入力が終了する
と、同図（Ｄ）に示すようにシンドロームが確定する。
【００１８】他方、図５（Ｂ）の場合の動作タイミング
は、同図（Ｅ），（Ｆ）に示すようになる。すなわち、
図２（Ｆ）に示したｎ2個のデータとｐ1個の外符号ＯＰ
が、図３（Ｅ）に示すように順に入力端子Ｔ３に入力さ
れる。そして、ｎ＋ｐ1の入力が終了すると、同図
（Ｆ）に示すようにシンドロームが確定する。
は、同図（Ｅ），（Ｆ）に示すようになる。すなわち、
図２（Ｆ）に示したｎ2個のデータとｐ1個の外符号ＯＰ
が、図３（Ｅ）に示すように順に入力端子Ｔ３に入力さ
れる。そして、ｎ＋ｐ1の入力が終了すると、同図
（Ｆ）に示すようにシンドロームが確定する。
【００１９】これら図３の（Ｃ）〜（Ｆ）を比較すれば
明らかなように、プリアンブルＥPの有無によって符号
付加の対象となる情報語のシンボル数が変化するため、
シンドローム確定のタイミングが異なるようになり、タ
イミング動作の制御に手数がかかることになる。また、
この結果、外符号ＯＰによる誤り訂正処理時において
も、同様のタイミングの問題が生ずる。
明らかなように、プリアンブルＥPの有無によって符号
付加の対象となる情報語のシンボル数が変化するため、
シンドローム確定のタイミングが異なるようになり、タ
イミング動作の制御に手数がかかることになる。また、
この結果、外符号ＯＰによる誤り訂正処理時において
も、同様のタイミングの問題が生ずる。
【００２０】本発明は、これらの点に着目したもので、
プリアンブルやＩＢＧの有無に関係なく、外符号やシン
ドロームの生成，誤り訂正の実行を同一構成の回路を用
いて同一のタイミングで行うことができる符号生成方法
を提供することを、その目的とするものである。
プリアンブルやＩＢＧの有無に関係なく、外符号やシン
ドロームの生成，誤り訂正の実行を同一構成の回路を用
いて同一のタイミングで行うことができる符号生成方法
を提供することを、その目的とするものである。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、誤り訂正符号を付加する情報語のシンボ
ル数が異なる第１及び第２のフォーマットのデータブロ
ックが混在している場合に、それらの情報語の誤り訂正
又は検算のための符号を生成する符号生成方法におい
て、前記第１及び第２のフォーマットにおける情報語の
シンボル数の差に相当する予め定めた固定のダミーデー
タを付加することによって、両フォーマット間のシンボ
ル数を同一にすることを特徴とする符号生成方法。
め、本発明は、誤り訂正符号を付加する情報語のシンボ
ル数が異なる第１及び第２のフォーマットのデータブロ
ックが混在している場合に、それらの情報語の誤り訂正
又は検算のための符号を生成する符号生成方法におい
て、前記第１及び第２のフォーマットにおける情報語の
シンボル数の差に相当する予め定めた固定のダミーデー
タを付加することによって、両フォーマット間のシンボ
ル数を同一にすることを特徴とする符号生成方法。
【００２２】
【作用】本発明によれば、例えば一方のフォーマットに
プリアンブルがあり、他方のフォーマットにない場合、
プリアンブルの部分にダミーデータ，例えば「０」デー
タが、誤り訂正符号を付加するデータのシンボル数が等
しくなるように付加される。このため、誤り訂正符号
は、いずれのフォーマットにおいても同一のシンボル数
のデータに基づいた動作タイミングで生成できる。シン
ドローム生成時も同様である。
プリアンブルがあり、他方のフォーマットにない場合、
プリアンブルの部分にダミーデータ，例えば「０」デー
タが、誤り訂正符号を付加するデータのシンボル数が等
しくなるように付加される。このため、誤り訂正符号
は、いずれのフォーマットにおいても同一のシンボル数
のデータに基づいた動作タイミングで生成できる。シン
ドローム生成時も同様である。
【００２３】
【実施例】以下、本発明による符号生成方法の一実施例
について、添付図面を参照しながら詳細に説明する。な
お、上述した先行技術を含めて、同一又は対応する構成
部分には同一の符号を用いることとする。
について、添付図面を参照しながら詳細に説明する。な
お、上述した先行技術を含めて、同一又は対応する構成
部分には同一の符号を用いることとする。
【００２４】最初に、図１を参照しながら、本実施例の
符号構成手法を実行する符号構成装置について説明す
る。同図において、符号付加の対象となるデータが格納
されているメモリ３０の出力側は、２入力のＡＮＤゲー
ト３２の一方の入力側に接続されている。このＡＮＤゲ
ート３２の出力側は、符号生成回路３４の入力側に接続
されている。符号生成回路３４は、外符号，内符号を生
成するためのもので、例えば前記図６に示した構成の外
符号生成回路を含んでおり、その入力端子Ｔ１にＡＮＤ
ゲート３２の出力側が接続されている。
符号構成手法を実行する符号構成装置について説明す
る。同図において、符号付加の対象となるデータが格納
されているメモリ３０の出力側は、２入力のＡＮＤゲー
ト３２の一方の入力側に接続されている。このＡＮＤゲ
ート３２の出力側は、符号生成回路３４の入力側に接続
されている。符号生成回路３４は、外符号，内符号を生
成するためのもので、例えば前記図６に示した構成の外
符号生成回路を含んでおり、その入力端子Ｔ１にＡＮＤ
ゲート３２の出力側が接続されている。
【００２５】また、前記メモリ３０のアドレス入力側，
ＡＮＤゲート３２の他方の入力側，符号生成回路３４の
レジスタのクリア入力側には、タイミング生成回路３６
がそれぞれ接続されている。このタイミング生成回路３
６によって、メモリ３０にはアドレス情報が供給される
ようになっている。また、ＡＮＤゲート３２には、ゼロ
データタイミング信号が供給されるようになっており、
符号生成回路３４にはクリアタイミング信号が供給され
るようになっている。なお、シンドローム生成回路４０
については後述する。
ＡＮＤゲート３２の他方の入力側，符号生成回路３４の
レジスタのクリア入力側には、タイミング生成回路３６
がそれぞれ接続されている。このタイミング生成回路３
６によって、メモリ３０にはアドレス情報が供給される
ようになっている。また、ＡＮＤゲート３２には、ゼロ
データタイミング信号が供給されるようになっており、
符号生成回路３４にはクリアタイミング信号が供給され
るようになっている。なお、シンドローム生成回路４０
については後述する。
【００２６】次に、以上のような符号構成装置の動作に
ついて説明する。タイミング生成回路３６からメモリ３
０にアドレス情報が供給されると、該当するアドレスの
データが読み出されてＡＮＤゲート３２に出力される。
ここで、そのデータがプリアンブル（又はＩＢＧ）ＥP
ではない場合には、タイミング生成回路３６から論理値
の「１」のゼロデータタイミング信号がＡＮＤゲート３
２に供給される。しかし、プリアンブル（又はＩＢＧ）
ＥPである場合には、論理値の「０」のゼロデータタイ
ミング信号がＡＮＤゲート３２に供給される。
ついて説明する。タイミング生成回路３６からメモリ３
０にアドレス情報が供給されると、該当するアドレスの
データが読み出されてＡＮＤゲート３２に出力される。
ここで、そのデータがプリアンブル（又はＩＢＧ）ＥP
ではない場合には、タイミング生成回路３６から論理値
の「１」のゼロデータタイミング信号がＡＮＤゲート３
２に供給される。しかし、プリアンブル（又はＩＢＧ）
ＥPである場合には、論理値の「０」のゼロデータタイ
ミング信号がＡＮＤゲート３２に供給される。
【００２７】従って、ＡＮＤゲート３２からは、プリア
ンブル（又はＩＢＧ）ＥPの場合は「０」データが出力
され、それ以外の場合はメモリ３０のデータがそのまま
出力されることになる。そして、このプリアンブル（又
はＩＢＧ）ＥPの部分が「０」となったデータに対し
て、符号生成回路３４による符号生成の動作が行われ
る。
ンブル（又はＩＢＧ）ＥPの場合は「０」データが出力
され、それ以外の場合はメモリ３０のデータがそのまま
出力されることになる。そして、このプリアンブル（又
はＩＢＧ）ＥPの部分が「０」となったデータに対し
て、符号生成回路３４による符号生成の動作が行われ
る。
【００２８】まず、図５（Ａ）に示したプリアンブル
（又はＩＢＧ）ＥPが存在しない場合から説明する。こ
の場合は、メモリ３０から出力されたデータがＡＮＤゲ
ート３２をそのまま通って符号生成回路３４に供給され
る。符号生成回路３４では、前記図２（Ａ）〜（Ｄ）で
示したタイミングで符号生成の動作が行われる。具体的
には、図５（Ａ）の縦方向のｎ個のデータを情報語とし
て、例えば（ｎ＋ｐ1，ｎ，ｐ1＋１）のリードソロモン
符号ｐ1が生成される。この動作を図５（Ａ）の横方向
にｍ回行うことで、外符号ＯＰが生成される。
（又はＩＢＧ）ＥPが存在しない場合から説明する。こ
の場合は、メモリ３０から出力されたデータがＡＮＤゲ
ート３２をそのまま通って符号生成回路３４に供給され
る。符号生成回路３４では、前記図２（Ａ）〜（Ｄ）で
示したタイミングで符号生成の動作が行われる。具体的
には、図５（Ａ）の縦方向のｎ個のデータを情報語とし
て、例えば（ｎ＋ｐ1，ｎ，ｐ1＋１）のリードソロモン
符号ｐ1が生成される。この動作を図５（Ａ）の横方向
にｍ回行うことで、外符号ＯＰが生成される。
【００２９】続いて、横方向のｍ個のデータを情報語と
して例えば（ｍ＋ｐ2，ｍ，ｐ2＋１）のリードソロモン
符号ｐ2が生成される。この動作を縦方向にｎ＋ｐ1回行
うことで、内符号ＩＰが生成される。他方、図５（Ｂ）
に示したプリアンブル（又はＩＢＧ）ＥPが存在する場
合は、上述したように、ＡＮＤゲート３２によってプリ
アンブル（又はＩＢＧ）ＥPの部分が「０」となり、今
度は図２（Ｇ），（Ｈ）に示すタイミングで符号生成の
動作が行われる。具体的に説明すると、「０」となった
プリアンブル（又はＩＢＧ）ＥPの部分をｎ1個のデータ
とみなしたｎ＝ｎ1＋ｎ2が、図２（Ｇ）に示すように符
号生成回路３４に入力される。
して例えば（ｍ＋ｐ2，ｍ，ｐ2＋１）のリードソロモン
符号ｐ2が生成される。この動作を縦方向にｎ＋ｐ1回行
うことで、内符号ＩＰが生成される。他方、図５（Ｂ）
に示したプリアンブル（又はＩＢＧ）ＥPが存在する場
合は、上述したように、ＡＮＤゲート３２によってプリ
アンブル（又はＩＢＧ）ＥPの部分が「０」となり、今
度は図２（Ｇ），（Ｈ）に示すタイミングで符号生成の
動作が行われる。具体的に説明すると、「０」となった
プリアンブル（又はＩＢＧ）ＥPの部分をｎ1個のデータ
とみなしたｎ＝ｎ1＋ｎ2が、図２（Ｇ）に示すように符
号生成回路３４に入力される。
【００３０】符号生成回路３４では、同図（Ｈ）に示す
ように、ｎ＝ｎ1＋ｎ2個を情報語として（ｎ＋ｐ1，
ｎ，ｐ1＋１）のリードソロモン符号ｐ1が生成される。
この動作を図５（Ｂ）の横方向にｍ回行うことで、外符
号ＯＰが生成される。続いて、プリアンブル部分も含め
た横方向のｍ個のデータを情報語として例えば（ｍ＋ｐ
2，ｍ，ｐ2＋１）のリードソロモン符号ｐ2が生成され
る。この動作を縦方向にｎ＋ｐ1回行うことで、内符Ｉ
Ｐが生成される。なお、これらのうち、プリアンブル
（又はＩＢＧ）ＥPに相当するｎ1回の部分に関しては、
データが全て「０」であるので、内符号ＩＰの演算結果
も全て「０」となる。従って、実際に演算を行わなくて
もよい。
ように、ｎ＝ｎ1＋ｎ2個を情報語として（ｎ＋ｐ1，
ｎ，ｐ1＋１）のリードソロモン符号ｐ1が生成される。
この動作を図５（Ｂ）の横方向にｍ回行うことで、外符
号ＯＰが生成される。続いて、プリアンブル部分も含め
た横方向のｍ個のデータを情報語として例えば（ｍ＋ｐ
2，ｍ，ｐ2＋１）のリードソロモン符号ｐ2が生成され
る。この動作を縦方向にｎ＋ｐ1回行うことで、内符Ｉ
Ｐが生成される。なお、これらのうち、プリアンブル
（又はＩＢＧ）ＥPに相当するｎ1回の部分に関しては、
データが全て「０」であるので、内符号ＩＰの演算結果
も全て「０」となる。従って、実際に演算を行わなくて
もよい。
【００３１】以上のように、本実施例によれば、図２
（Ｅ），（Ｆ）に示したプリアンブル（又はＩＢＧ）Ｅ
Pが存在する場合の動作タイミングが同図（Ｇ），
（Ｈ）に示すようになり、同図（Ｃ），（Ｄ）に示した
プリアンブル（又はＩＢＧ）ＥPが存在しない場合と一
致することになる。すなわち、プリアンブル（又はＩＢ
Ｇ）ＥPの有無にかかわらず、外符号の生成を同一構成
の回路を用いて同一のタイミングで行うことが可能とな
る。
（Ｅ），（Ｆ）に示したプリアンブル（又はＩＢＧ）Ｅ
Pが存在する場合の動作タイミングが同図（Ｇ），
（Ｈ）に示すようになり、同図（Ｃ），（Ｄ）に示した
プリアンブル（又はＩＢＧ）ＥPが存在しない場合と一
致することになる。すなわち、プリアンブル（又はＩＢ
Ｇ）ＥPの有無にかかわらず、外符号の生成を同一構成
の回路を用いて同一のタイミングで行うことが可能とな
る。
【００３２】次に、復号時のシンドローム生成の場合に
ついて説明する。この場合の装置構成も図１と同様であ
るが、符号生成回路３４の代わりに図７に示したシンド
ローム生成回路４０が接続される（図１破線参照）。
ついて説明する。この場合の装置構成も図１と同様であ
るが、符号生成回路３４の代わりに図７に示したシンド
ローム生成回路４０が接続される（図１破線参照）。
【００３３】次に、動作を説明する。まず、図５（Ａ）
に示したプリアンブル（又はＩＢＧ）ＥPが存在しない
場合から説明する。この場合は、メモリ３０から出力さ
れたデータがＡＮＤゲート３２をそのまま通ってシンド
ローム生成回路４０に供給される。従って、シンドロー
ム生成回路４０では、前記図３（Ａ）〜（Ｄ）に示した
タイミングで符号生成の動作が行われる。具体的に説明
すると、内符号ＩＰについては、ｍ＋ｐ2シンボルのデ
ータで構成される符号語に対してシンドロームが生成さ
れる。この動作はｎ＋ｐ1回行なわれる。他方、外符号
ＯＰについては、ｎ＋ｐ1個のデータで構成される符号
語に対してシンドロームが生成される。この動作はｍ回
行なわれる。
に示したプリアンブル（又はＩＢＧ）ＥPが存在しない
場合から説明する。この場合は、メモリ３０から出力さ
れたデータがＡＮＤゲート３２をそのまま通ってシンド
ローム生成回路４０に供給される。従って、シンドロー
ム生成回路４０では、前記図３（Ａ）〜（Ｄ）に示した
タイミングで符号生成の動作が行われる。具体的に説明
すると、内符号ＩＰについては、ｍ＋ｐ2シンボルのデ
ータで構成される符号語に対してシンドロームが生成さ
れる。この動作はｎ＋ｐ1回行なわれる。他方、外符号
ＯＰについては、ｎ＋ｐ1個のデータで構成される符号
語に対してシンドロームが生成される。この動作はｍ回
行なわれる。
【００３４】他方、図５（Ｂ）に示したプリアンブル
（又はＩＢＧ）ＥPが存在する場合は、上述したよう
に、ＡＮＤゲート３２によってプリアンブル（又はＩＢ
Ｇ）ＥPの部分が「０」となり、今度は図３（Ｇ），
（Ｈ）に示すタイミングでシンドローム生成の動作が行
われる。具体的に説明すると、「０」となったプリアン
ブル（又はＩＢＧ）ＥPの部分をｎ1個のデータとみなし
たｎ＝ｎ1＋ｎ2が、図３（Ｇ）に示すようにシンドロー
ム生成回路４０に入力される。
（又はＩＢＧ）ＥPが存在する場合は、上述したよう
に、ＡＮＤゲート３２によってプリアンブル（又はＩＢ
Ｇ）ＥPの部分が「０」となり、今度は図３（Ｇ），
（Ｈ）に示すタイミングでシンドローム生成の動作が行
われる。具体的に説明すると、「０」となったプリアン
ブル（又はＩＢＧ）ＥPの部分をｎ1個のデータとみなし
たｎ＝ｎ1＋ｎ2が、図３（Ｇ）に示すようにシンドロー
ム生成回路４０に入力される。
【００３５】そして、内符号ＩＰについては、ｍ＋ｐ2
シンボルのデータで構成される符号語に対してシンドロ
ームが生成される。この動作はｎ＋ｐ1回行なわれる。
ただし、それらのうちｎ1回の部分については、実際に
演算を行わなくてもよい。他方、外符号ＯＰについて
は、「０」とみなしたｎ1個のデータを含むｎ＋ｐ2個の
データで構成される符号語に対してシンドロームが生成
される。この動作はｍ回行なわれる。
シンボルのデータで構成される符号語に対してシンドロ
ームが生成される。この動作はｎ＋ｐ1回行なわれる。
ただし、それらのうちｎ1回の部分については、実際に
演算を行わなくてもよい。他方、外符号ＯＰについて
は、「０」とみなしたｎ1個のデータを含むｎ＋ｐ2個の
データで構成される符号語に対してシンドロームが生成
される。この動作はｍ回行なわれる。
【００３６】以上のように、本実施例によれば、図３の
（Ｅ），（Ｆ）に示したプリアンブル（又はＩＢＧ）Ｅ
Pが存在する場合の動作タイミングが同図（Ｇ），
（Ｈ）に示すようになり、同図（Ｃ），（Ｄ）に示した
プリアンブル（又はＩＢＧ）ＥPが存在しない場合と一
致することになる。すなわち、プリアンブル（又はＩＢ
Ｇ）ＥPの有無にかかわらず、シンドロームの生成を同
一構成の回路を用いて同一のタイミングで行うことがで
きることが可能となる。更に、シンドロームの生成に基
づく誤り訂正についても同様である。
（Ｅ），（Ｆ）に示したプリアンブル（又はＩＢＧ）Ｅ
Pが存在する場合の動作タイミングが同図（Ｇ），
（Ｈ）に示すようになり、同図（Ｃ），（Ｄ）に示した
プリアンブル（又はＩＢＧ）ＥPが存在しない場合と一
致することになる。すなわち、プリアンブル（又はＩＢ
Ｇ）ＥPの有無にかかわらず、シンドロームの生成を同
一構成の回路を用いて同一のタイミングで行うことがで
きることが可能となる。更に、シンドロームの生成に基
づく誤り訂正についても同様である。
【００３７】なお、本発明は、何ら上記実施例に限定さ
れるものではなく、例えば次のようなものも含まれる。 （１）前記実施例は、符号化ブロックにプリアンブル
（又はＩＢＧ）が存在する場合と存在しない場合を想定
したが、誤り訂正符号を付加する情報語のシンボル数が
変化する場合一般に本発明は適用可能である。また、前
記実施例では、プリアンブル（又はＩＢＧ）ＥPの部分
を「０」データとしたが、勿論適当な論理値のダミーデ
ータとしてよい。
れるものではなく、例えば次のようなものも含まれる。 （１）前記実施例は、符号化ブロックにプリアンブル
（又はＩＢＧ）が存在する場合と存在しない場合を想定
したが、誤り訂正符号を付加する情報語のシンボル数が
変化する場合一般に本発明は適用可能である。また、前
記実施例では、プリアンブル（又はＩＢＧ）ＥPの部分
を「０」データとしたが、勿論適当な論理値のダミーデ
ータとしてよい。
【００３８】しかし、「０」データとすると、上述した
ように演算の一部を省略できる，ＡＮＤゲートのみで簡
単に装置構成できるなどの利点がある。また、図５
（Ｂ）に示す外符号ＯＰに対する内符号ＩＰＱが縦横両
方向に対して誤り訂正機能を備えるようになるという利
点もある。
ように演算の一部を省略できる，ＡＮＤゲートのみで簡
単に装置構成できるなどの利点がある。また、図５
（Ｂ）に示す外符号ＯＰに対する内符号ＩＰＱが縦横両
方向に対して誤り訂正機能を備えるようになるという利
点もある。
【００３９】（２）データや符号のシンボル数ｎ，ｎ
1，ｎ2，ｐ1，ｍ，ｐ2などは、必要に応じて適宜設定し
てよい。 （３）前記実施例では、１トラックを６つの記録領域に
区分したが、必要に応じてその区分数は増減してよい。
1，ｎ2，ｐ1，ｍ，ｐ2などは、必要に応じて適宜設定し
てよい。 （３）前記実施例では、１トラックを６つの記録領域に
区分したが、必要に応じてその区分数は増減してよい。
【００４０】（４）図５に示したデータフォーマットも
任意であり、必要に応じて適宜変更してよい。例えば、
同図（Ｂ）に示す例ではプリアンブルとＩＢＧとが兼用
となっているが、最初のいくつかの同期ブロックをＩＢ
Ｇ，次のいくつかの同期ブロックをプリアンブルとする
ようにしてもよい。また、プリアンブルの代わりにＩＢ
Ｇを設けてもよいし、ＩＢＧの代わりにプリアンブルを
設けてもよい。更に、両者を設けるようにしてもよい。
任意であり、必要に応じて適宜変更してよい。例えば、
同図（Ｂ）に示す例ではプリアンブルとＩＢＧとが兼用
となっているが、最初のいくつかの同期ブロックをＩＢ
Ｇ，次のいくつかの同期ブロックをプリアンブルとする
ようにしてもよい。また、プリアンブルの代わりにＩＢ
Ｇを設けてもよいし、ＩＢＧの代わりにプリアンブルを
設けてもよい。更に、両者を設けるようにしてもよい。
【００４１】（５）前記実施例は、本発明をヘリカルス
キャンされるテープ媒体に対して適用したものである
が、その他ディスク媒体などにも同様に適用可能であ
る。また、前記実施例ではオーディオ＋ビデオのアプリ
ケーション構成としたが、他に、オーディオ＋高品位
ビデオ，オーディオ＋低品位ビデオ＋低品位ビデオ，
オーディオ×６，データ×３など、各種用途を組み
合わせてよい。
キャンされるテープ媒体に対して適用したものである
が、その他ディスク媒体などにも同様に適用可能であ
る。また、前記実施例ではオーディオ＋ビデオのアプリ
ケーション構成としたが、他に、オーディオ＋高品位
ビデオ，オーディオ＋低品位ビデオ＋低品位ビデオ，
オーディオ×６，データ×３など、各種用途を組み
合わせてよい。
【００４２】（６）前記実施例では、各区分毎に一定の
フォーマットで記録する構成になっているが、区分され
た領域を複数個使用するアプリケーションでは、複数の
領域をまとめて１つのフォーマットで符号化するととも
に、そのように符号化されたことを示す情報を持つこと
も考えられる。例えば、前記実施例において６つに区分
された記録領域のうち２つずつを組み合わせて図５
（Ａ），（Ｂ）のようなフォーマットで信号記録を行う
ようにしてもよい。
フォーマットで記録する構成になっているが、区分され
た領域を複数個使用するアプリケーションでは、複数の
領域をまとめて１つのフォーマットで符号化するととも
に、そのように符号化されたことを示す情報を持つこと
も考えられる。例えば、前記実施例において６つに区分
された記録領域のうち２つずつを組み合わせて図５
（Ａ），（Ｂ）のようなフォーマットで信号記録を行う
ようにしてもよい。
【００４３】（７）前記実施例ではリードソロモン符号
を利用したが、もちろん他の符号を用いてよい。この場
合、符号生成回路，シンドローム生成回路は対応する構
成に変更する。
を利用したが、もちろん他の符号を用いてよい。この場
合、符号生成回路，シンドローム生成回路は対応する構
成に変更する。
【００４４】
【発明の効果】以上説明したように、本発明による符号
生成方法によれば、ダミーデータを用いて誤り訂正符号
を付加する情報語のシンボル数を統一することとしたの
で、データブロック中の前記シンボル数が異なる場合で
あっても、誤り訂正符号やシンドロームの生成，誤り訂
正の実行を同一構成の回路を用いて同一のタイミングで
良好に行うことができるという効果がある。
生成方法によれば、ダミーデータを用いて誤り訂正符号
を付加する情報語のシンボル数を統一することとしたの
で、データブロック中の前記シンボル数が異なる場合で
あっても、誤り訂正符号やシンドロームの生成，誤り訂
正の実行を同一構成の回路を用いて同一のタイミングで
良好に行うことができるという効果がある。
【図１】本発明による符号生成方法の一実施例の装置例
を示す構成図である。
を示す構成図である。
【図２】前記実施例の外符号生成時の動作タイミングを
示すタイムチャートである。
示すタイムチャートである。
【図３】前記実施例のシンドローム生成時の動作タイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図４】磁気テープのトラック上におけるデータ記録の
様子を示す説明図である。
様子を示す説明図である。
【図５】各記録領域のデータフォーマットを示す説明図
である。
である。
【図６】符号生成回路の一例を示す構成図である。
【図７】シンドローム生成回路の一例を示す構成図であ
る。
る。
１０a〜１０r，２０…加算器、１２a〜１２r…係数器、
１４a〜１４r，２２…レジスタ、２４…乗算器、３０…
メモリ、３２…ＡＮＤゲート、３４…符号生成回路、３
６…タイミング生成回路、４０…シンドローム生成回
路、Ａ１〜Ａ６…記録領域、ＤＡ…主データ、ＥP…プ
リアンブル（又はＩＢＧ）、ＩＰ…内符号、ＯＰ…外符
号、ＳＷ１，ＳＷ２…切換スイッチ、Ｔ…トラック、Ｔ
１，Ｔ３…入力端子、Ｔ２，Ｔ４…出力端子、ｍ，ｎ，
ｎ1，ｎ2，ｐ1，ｐ2…シンボル数。
１４a〜１４r，２２…レジスタ、２４…乗算器、３０…
メモリ、３２…ＡＮＤゲート、３４…符号生成回路、３
６…タイミング生成回路、４０…シンドローム生成回
路、Ａ１〜Ａ６…記録領域、ＤＡ…主データ、ＥP…プ
リアンブル（又はＩＢＧ）、ＩＰ…内符号、ＯＰ…外符
号、ＳＷ１，ＳＷ２…切換スイッチ、Ｔ…トラック、Ｔ
１，Ｔ３…入力端子、Ｔ２，Ｔ４…出力端子、ｍ，ｎ，
ｎ1，ｎ2，ｐ1，ｐ2…シンボル数。
Claims (1)
- 【請求項１】 誤り訂正符号を付加する情報語のシンボ
ル数が異なる第１及び第２のフォーマットのデータブロ
ックが混在している場合に、それらの情報語の誤り訂正
又は検算のための符号を生成する符号生成方法におい
て、 前記第１及び第２のフォーマットにおける情報語のシン
ボル数の差に相当する予め定めた固定のダミーデータを
付加することによって、両フォーマット間のシンボル数
を同一にすることを特徴とする符号生成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268440A JP2885263B2 (ja) | 1993-09-30 | 1993-09-30 | 符号生成方法 |
| US08/310,766 US5633635A (en) | 1993-09-30 | 1994-09-27 | Method of processing code for error checking and code processing circuit |
| EP94307171A EP0647035B1 (en) | 1993-09-30 | 1994-09-30 | Method of processing code for error checking and code processing circuit |
| DE69433050T DE69433050T2 (de) | 1993-09-30 | 1994-09-30 | Verfahren zur Erzeugung eines Fehlerprüfkodes und Kodeverarbeitungsschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268440A JP2885263B2 (ja) | 1993-09-30 | 1993-09-30 | 符号生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106983A true JPH07106983A (ja) | 1995-04-21 |
| JP2885263B2 JP2885263B2 (ja) | 1999-04-19 |
Family
ID=17458533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268440A Expired - Lifetime JP2885263B2 (ja) | 1993-09-30 | 1993-09-30 | 符号生成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5633635A (ja) |
| EP (1) | EP0647035B1 (ja) |
| JP (1) | JP2885263B2 (ja) |
| DE (1) | DE69433050T2 (ja) |
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| JP3634082B2 (ja) * | 1996-08-29 | 2005-03-30 | 富士通株式会社 | 送信装置および受信装置 |
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| US6301307B1 (en) | 1996-12-23 | 2001-10-09 | Canon Kabushiki Kaisha | Methods and apparatuses for the transmission and receipt of digital data modulated using quadrature amplitude modulation, and communication devices utilizing such apparatuses and methods |
| PL339437A1 (en) * | 1998-07-27 | 2000-12-18 | Koninkl Philips Electronics Nv | Multiple-word information encoding by means of interlacing at word level |
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| JP2585710B2 (ja) * | 1988-05-13 | 1997-02-26 | 株式会社日立製作所 | Ｐｃｍ信号記録再生装置及びｐｃｍ信号記録再生方法 |
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| JPH04336875A (ja) * | 1991-05-14 | 1992-11-25 | Canon Inc | データ通信装置 |
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1993
- 1993-09-30 JP JP5268440A patent/JP2885263B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-27 US US08/310,766 patent/US5633635A/en not_active Expired - Lifetime
- 1994-09-30 EP EP94307171A patent/EP0647035B1/en not_active Expired - Lifetime
- 1994-09-30 DE DE69433050T patent/DE69433050T2/de not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| EP0647035B1 (en) | 2003-08-20 |
| DE69433050D1 (de) | 2003-09-25 |
| JP2885263B2 (ja) | 1999-04-19 |
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| US5633635A (en) | 1997-05-27 |
| EP0647035A1 (en) | 1995-04-05 |
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