DE69433050T2

DE69433050T2 - Verfahren zur Erzeugung eines Fehlerprüfkodes und Kodeverarbeitungsschaltkreis

Info

Publication number: DE69433050T2
Application number: DE69433050T
Authority: DE
Inventors: Takeo Konan-ku Ohishi; Seiji Fuchu-shi Higurashi
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1993-09-30
Filing date: 1994-09-30
Publication date: 2004-06-03
Anticipated expiration: 2014-10-01
Also published as: DE69433050D1; JPH07106983A; US5633635A; EP0647035A1; JP2885263B2; EP0647035B1

Description

Diese Erfindung betrifft ein Verfahren zur Verarbeitung von Code für die Fehlerprüfung sowie eine Codeverarbeitungs-Schaltung zur Verarbeitung von Codes für die Fehlerprüfung.
Als ein Verfahren zur Fehlererkennung bei der Datenübertragung ist die Gerade-Ungerade-Prüfung bekannt. Ein solches Fehlererkennungsverfahren nach dem Stand der Technik erkennt bestimmte Arten von Fehlern, wobei ein Extrabit, das mit jedem Wort mitgeführt wird, auf Null oder Eins gesetzt wird, so dass die Gesamtanzahl von Nullen oder Einsen in jedem Wort immer gerade gemacht oder immer ungerade gemacht wird. Dies ist auch als die Paritätsprüfung bekannt.
Die US4975915 offenbart ein Verfahren zur Erzeugung von Codes für die Fehlerprüfung von ersten und zweiten Datenfolgen-Typen von unterschiedlichen Längen, wobei der erste Typ kürzer ist. Das offenbarte Verfahren umfasst die Schritte, dass Dummy-Daten erzeugt werden und die Dummy-Daten an den ersten Datenfolgen-Typ angehängt werden, um die Längen gleich zu machen, und dass dieselbe Fehlerkorrekturkodierung auf beide Typen angewendet wird.
Es ist ein Ziel dieser Erfindung, ein verbessertes Verfahren zur Verarbeitung von Code zur Fehlerprüfung zu schaffen.
Es ist auch ein Ziel dieser Erfindung, eine verbesserte Codeverarbeitungs-Schaltung zur Verarbeitung von Codes für die Fehlerprüfung zu schaffen.
Gemäß einem Aspekt der Erfindung wird ein Verfahren wie in Anspruch 1 definiert geschaffen.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren wie in Anspruch 2 definiert geschaffen.
Gemäß einem weiteren Aspekt der Erfindung wird eine Codeerzeugungs-Schaltung wie in Anspruch 7 definiert geschaffen.
Gemäß einem weiteren Aspekt der Erfindung wird eine Codeerzeugungs-Schaltung wie in Anspruch 8 definiert geschaffen.
Weitere Aspekte der Erfindung sind in den abhängigen Ansprüchen definiert.
Die Ziele und Merkmale der vorliegenden Erfindung werden durch die nachfolgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen deutlicher werden, in welchen:
1 ein Blockdiagramm einer Ausführungsform ist, das eine Schaltung zur Hinzufügung eines Paritätscodes zeigt;
2 ein Ablaufdiagramm dieser Ausführungsform ist, das Wellenformen von Signalen zur Erzeugung einer Datenfolge aus den Hauptdaten und Paritätsdaten, die den Hauptdaten folgen, zeigt;
3 ein Ablaufdiagramm dieser Ausführungsform ist, das Wellenformen von Signalen zur Erzeugung eines Syndroms aus einer Datenfolge aus den Hauptdaten und den Paritätsdaten, die den Hauptdaten folgen, zeigt;
4A eine Illustration dieser Ausführungsform dieser Erfindung ist, die ein Bandformat zeigt;
4B eine Illustration dieser Ausführungsform ist, die seriell aufgezeichnete Daten zeigt;
5A eine Illustration dieser Ausführungsform ist, die ein Format eines Datenblocks in dem Fall, dass es keine Präambel gibt, zeigt;
5B eine Illustration dieser Ausführungsform ist, die ein Format eines Datenblocks in dem Fall, dass es eine Präambel gibt, zeigt;
6 ein Blockdiagramm dieser Ausführungsform ist, das ein Beispiel einer Codeerzeugungs-Schaltung 34 zeigt, welches in 1 gezeigt wird;
7 ein Blockdiagramm dieser Ausführungsform der Syndromerzeugungs-Schaltung 40 ist;
8 ein Flussdiagramm dieser Ausführungsform zeigt, welches den Betrieb der Steuerschaltung 36 zeigt;
9 ein Blockdiagramm einer Dekodier-Schaltung mit einer Syndromerzeugungs-Schaltung ist; und
10 ein Ablaufdiagramm einer Abwandlung dieser Ausführungsform ist, das Wellenformen von Signalen zur Erzeugung einer Datenfolge aus den Hauptdaten und den Paritätsdaten, die den Hauptdaten folgen, zeigt.
Dieselben oder entsprechende Elemente oder Teile werden innerhalb der Zeichnungen durch gleiche Bezugszahlen bezeichnet.
Im Folgenden wird hierin eine Ausführungsform dieser Erfindung beschrieben.
4A ist eine Illustration dieser Ausführungsform dieser Erfindung, die ein Bandformat zeigt. Eine Spur TR ist in sechs Aufzeichnungsbereiche A1 bis A6 unterteilt. Es wird vorausgesetzt, dass ein Sechstel der auf einer Spur TR aufgezeichneten Daten einem Audiosignal zugewiesen ist, und fünf Sechstel der auf einer Spur TR aufgezeichneten Daten einem Videosignal zugewiesen sind. Im Besonderen ist der Aufzeichnungsbereich A1 dem Audiosignal zugewiesen und die Aufzeichnungsbereiche A2 bis A6 sind dem Videosignal zugewiesen.
Darüber hinaus werden, wenn es notwendig ist, die Daten auf diesen Bereichen A1 und A2 separat neu zu schreiben, Präambel-Abschnitte (oder IBG) EP zu den Abschnitten der Aufzeichnungsbereiche A1 und A2 geschaffen. Wenn es jedoch nicht notwendig ist, diese Aufzeichnungsbereiche A1 und A2 separat neu zu schreiben, wird eine Präambel zu dem vorhergehenden Aufzeichnungsbereich A1 geschaffen. In dem in der Zeichnung dargestellten Beispiel werden die Präambeln EP zu den Aufzeichnungsbereichen A1 und A2 geschaffen, wobei der Aufzeichnungsbereich A2 einen IBG (Inter Block Gap, Blockzwischenraum) umfasst.
5A ist eine Illustration dieser Ausführungsform, die ein Format eines Datenblocks mit Paritätsdaten zeigt, die keine Präambel für die Aufzeichnung besitzen, das heißt, das Format, das für die Aufzeichnungsbereiche A3 bis A6 verwendet wird. In 5A sind je nach Notwendigkeit Synchronisations-Daten S und Identifizierungs-Daten ID zu den Hauptdaten DA hinzugefügt. Des Weiteren sind innere Paritätsdaten IP und äußere Paritätsdaten OP zu den Hauptdaten hinzugefügt. Die inneren Paritätsdaten IP und die äußeren Paritätsdaten OP werden in den durch die Pfeile FA bzw. FB dargestellten Richtungen erzeugt.
5B ist eine Illustration dieser Ausführungsform, die ein Format eines Datenblocks mit Paritätsdaten zeigt, die eine Präambel für die Aufzeichnung besitzen, das heißt, das Format, das für die Aufzeichnungsbereiche A1 und A2 verwendet wird. In 5B ist die Präambel EP an einem oberen Abschnitt der Daten an Stelle der Hauptdaten DA, etc. geschaffen, wie in 5A dargestellt. Darüber hinaus wird ein DPI mit Formatinformationen, welche die Anwesenheit der Präambel (oder des IBG) in dem ID-Abschnitt oder dem Hauptdaten-Abschnitt außer in dem Präambel-Abschnitt anzeigt, aufgezeichnet.
Die Hauptdaten werden auf dem magnetischen Band durch eine Wendelabtastung zusammen mit den Synchronisations-Daten S, den ID-Daten, den inneren Paritätsdaten IP, und den äußeren Paritätsdaten OP in einem der beiden Formate, die in 5A oder 5B dargestellt werden, seriell aufgezeichnet. 4B ist eine Illustration dieser Ausführungsform, die seriell aufgezeichnete Daten zeigt.
Die Präambel ist eine Bitfolge, die genau vor den PCM-Daten vorgesehen wird, um einen sicheren Regelungszustand in einer PLL-(Phase Locked Loop, Phasenregelkreis-)Schaltung zu erhalten, der zur Erzeugung eines Taktes für die Wiedergabe notwendig ist. Der IBG (Blockzwischenraum) ist ein Zwischenraum zwischen einem Bereich und dem anderen Bereich, welcher es ermöglicht, den Zustand zwischen der Aufzeichnung und der Wiedergabe für diese Zwischenraum-Periode umzuschalten.
Die Präambel besitzt eine Dimension von einer Ganzzahl mal eine Dimension eines Synchronisations-Datenblocks SD, die sich von den Synchronisations-Daten S bis zu den inneren Paritätsdaten IP erstreckt. Ein solches Format macht einen Schaltungsaufbau einer Codeerzeugungs-Schaltung 34 zum Erzeugen und Anhängen von Paritätsdaten einfach, da jede Spur durch n-mal (wobei n eine Ganzzahl ist) wiederholte Aufzeichnung einer festen Länge von Datenfolgen gebildet wird.
6 ist ein Blockdiagramm dieser Ausführungsform, das ein Beispiel einer Codeerzeugungs-Schaltung 34 zeigt, welche in 1 gezeigt wird. Die Codeerzeugungs-Schaltung 34 erzeugt innere Paritätsdaten IP und äußere Paritätsdaten OP in Reed-Solomon-Codes. In 6 werden zuerst die Register 14a bis 14r zur Verzögerung des Eingangssignals in Antwort auf ein Löschsignal CLR1 gelöscht. Anschließend werden die zu verarbeitenden Daten an der Klemme 15 eingegeben. Während des Eingebens der Daten werden beide Schalter SW1 und SW2 auf Seiten "a" geschaltet, so dass die Eingangsdaten, so wie sie sind, an die Ausgangsklemme 16 ausgegeben und an einen Addierer 10a geliefert werden. Ein Ausgang des Addierers 10a wird an Koeffizientenschaltungen 12a bis 12r durch den Schalter SW2 geliefert. Diese Koeffizientenschaltungen 12a bis 12r führen Koeffizientenoperationen aus. Die Ausgänge der Koeffizientenschaltungen 12a bis 12(r–1) werden jeweils an Addierer 10b bis 10r geliefert. Ein Ausgang der Koeffizientenschaltung 12r wird an ein Register 14r geliefert. Die Ausgänge der Addierer 10b bis 10r werden jeweils an die Register 14a bis 14(r–1) geliefert, und die Ausgänge der Register 14a bis 14r werden an die Addierer 10a bis 10r geliefert. Diese Addier- und Verzögerungsoperationen werden wiederholt, so dass p1 äußere Paritätsdaten erzeugt werden, wobei p1 eine natürliche Zahl ist.
Wenn die Eingangs-Periode der Daten abgeschlossen ist, werden beide Schalter SW1 und SW2 auf Seiten "b" geschaltet. Dann wird der Ausgang des Addierers 10a an die Ausgangsklemme 16 angeschlossen, so dass die erzeugten äußeren Paritätsdaten OP auf die Eingangsdaten folgend ausgegeben werden. Während dessen ist ein Anschluss des Schalters SW2 an Masse angeschlossen, so dass die äußeren Paritätsdaten OP nicht an die Koeffizientenschaltungen 12a bis 12r geliefert werden.
2 ist ein Ablaufdiagramm dieser Ausführungsform, das Wellenformen von Signalen zur Erzeugung einer Datenfolge aus den Hauptdaten und Paritätsdaten, die den Hauptdaten folgen, zeigt. Wenn äußere Paritätsdaten OP erzeugt werden, während die in 5A gezeigten Daten geliefert werden, werden die Eingangsdaten zu der Codeerzeugungs-Schaltung 34 durch die Wellenform 103 gezeigt und die Ausgangsdaten der Codeerzeugungs-Schaltung 34 werden durch die Wellenform 104 gezeigt. Die Wellenform 102 zeigt das Löschsignal CLR1 für die Codeerzeugungs-Schaltung 37 und die Wellenform 101 zeigt ein Taktsignal CLK1, das für die Lesetaktung der Eingangsdaten und die Synchronisation der Codeerzeugungs-Schaltung 34 verwendet wird. Wie oben erwähnt, werden die Register 14a bis 14r durch das Löschsignal CLR1, das durch die Wellenform 102 dargestellt wird, gelöscht. Dann werden n Eingangsdaten, d. h. die Hauptdaten DA1, die wie in 5A dargestellt in der Richtung FB gelesen werden, in die Codeerzeugungs-Schaltung 34, wie durch die Wellenform 103 dargestellt, in Antwort auf das Taktsignal eingegeben. Die Eingangsdaten werden so, wie sie sind, ausgegeben, da der Schalter SW2 auf die Seite "a" geschaltet ist. Anschließend wird der Schalter SW2 auf die Seite "b" umgeschaltet, und die äußeren Paritätsdaten OP, die durch die Addierer 10a bis 10r, die Koeffizientenschaltungen 12a bis 12r, und die Register 14a bis 14r erzeugt wurden, an der Ausgangsklemme 16 ausgegeben.
In dem Fall, dass die in 5B gezeigten Eingangsdaten, d. h. die Hauptdaten DA2, in die Codeerzeugungs-Schaltung 34 eingegeben werden, ist eine Datenlänge der Hauptdaten DA2, gelesen in Richtung FB, kürzer als die Datenlänge der Hauptdaten DA1 gelesen in der Richtung FB, da die Daten, die in dem Speicher 30 gespeichert sind, die Präambel EP nicht umfassen. Daher sollte die Datenlänge der Hauptdaten DA2 so angepasst werden, dass sie mit der Datenlänge der Hauptdaten DA1 übereinstimmt, da eine wiederholte Verarbeitung für die Codeerzeugung wie oben erwähnt durch einen einfachen Schaltungsaufbau, der eines der Merkmale dieser Erfindung darstellt, geschaffen werden sollte. Daher werden die Hauptdaten DA2 nicht während der Periode T1 gelesen, für welche die Präambel umfassend n1 Daten hinzugefügt wird, und zu einem Zeitpunkt t1 wird begonnen, die Hauptdaten DA2 zu lesen und sie werden in die Codeerzeugungs-Schaltung 34 eingegeben. Während dieser Periode T1 sollten die Eingangsdaten auf einen vorbestimmten Wert festgelegt werden, um den Paritätsbetrieb sicher zu stellen, das heißt, "Null"-Daten werden an die Codeerzeugungs-Schaltung 34 geliefert. Daher werden nach dem Löschsignal CLR1 n1 "Null"-Daten an die Codeerzeugungs-Schaltung 34 geliefert, und anschließend werden n2 Hauptdaten DA2 an die Codeerzeugungs-Schaltung 34 geliefert, wobei n1 und n2 natürliche Zahlen sind. In ähnlicher Weise gibt die Codeerzeugungs-Schaltung 34 nach dem Löschsignal CLR1 n1 "Null"-Daten und anschließend n2 Hauptdaten DA2 aus, und weiter gibt sie P1 äußere Paritätsdaten aus. Diese Verarbeitung sollte auch auf der Dekodierseite ausgeführt werden.
1 ist ein Blockdiagramm der Ausführungsform, das eine Schaltung zur Hinzufügung eines Paritätscodes mit einer Datenverarbeitungs-Schaltung dieser Erfindung zeigt.
Die Schaltung zur Hinzufügung eines Paritätscodes umfasst einen Speicher 30 zur Speicherung von Eingangsdaten, wie etwa Video- oder Audiodaten, und äußeren Paritätsdaten OP in Übereinstimmung mit einem Adresssignal, ein Speichersteuersignal, ein AND-Gate 32 mit einem ersten Eingang, der auf einen Ausgang des Speichers 30 anspricht, und einem zweiten Eingang, der auf ein Nulldaten-Zeitsignal anspricht, die Codeerzeugungs-Schaltung 34 zur Erzeugung äußerer Paritätsdaten OP und innerer Paritätsdaten IP aus einem Ausgang des AND-Gates 32 in Übereinstimmung mit dem Löschsignal CLR1 und dem Schaltsignal 35, wobei die äußeren Paritätsdaten OP an den Speicher 30 geliefert werden, einen Formatierer 37 zum Hinzufügen der Präambel EP, der Synchronisations-Daten S, und der Identifikationsdaten ID zu den Hauptdaten, an welche die äußeren und inneren Paritätsdaten angehängt werden, eine Steuerschaltung 36 zur Erzeugung des Speichersteuersignals, eines Adresssignals, des Nulldaten-Zeitsignals, des Löschsignals CLR1, des Schaltsignals 35, sowie eines Signals für Format 1 und eines Signals für Format 2. Der Speicher 30, das -AND-Gate 32, und die Steuerschaltung 36 fungieren als die Datenverarbeitungs-Schaltung dieser Erfindung.
Der Speicher 30 speichert eingegebene Videodaten und äußere Paritätsdaten in Übereinstimmung mit dem Adresssignal und dem Speichersteuersignal von der Steuerschaltung 36. Die Steuerschaltung 36 speichert die Videodaten in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal. Das AND-Gate 32 gibt die Videodaten aus dem Speicher 30 aus, wenn das Nulldaten-Zeitsignal ein logisches H-Niveau anzeigt. Die Steuerschaltung 36 bestimmt ein logisches Niveau des Nulldaten- Zeitsignals. Die Codeerzeugungs-Schaltung 34 erzeugt die äußeren Paritätsdaten von Videodaten von dem AND-Gate 32 in Übereinstimmung mit dem Löschsignal CLR1, dem Taktsignal CLK1, und dem Schaltsignal 35. Die äußeren Paritätsdaten werden zu dem Speicher 30 geliefert und die Steuerschaltung 36 speichert die äußeren Paritätsdaten OP in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal. Diese Operation wird n + p1 mal wiederholt. Anschließend erzeugt die Codeerzeugungs-Schaltung 34 die inneren Paritätsdaten IP von Hauptdaten, die in der Richtung FA gelesen werden, über das AND-Gate 32 in Übereinstimmung mit dem Löschsignal CLR1, dem Taktsignal CLK1, und dem Schaltsignal 35. Die Hauptdaten, die in der Richtung FA gelesen werden, und die erzeugten inneren Paritätsdaten werden an den Formatierer 37 geliefert. In Antwort auf das Signal für die Formatierung 1 von der Steuerschaltung 36 hinzugefügt der Formatierer 37 die Präambel EP, die Synchronisations-Daten S, und die Identifikationsdaten ID zu den Hauptdaten, zu welchen die äußeren und inneren Paritätsdaten hinzugefügt werden. Die Steuerschaltung 36 erzeugt das Speichersteuersignal, das Adresssignal, das Nulldaten-Zeitsignal, das Löschsignal CLR1, das Schaltsignal 35, und das Signal für das Format 1.
Der Betrieb wird im Folgenden noch spezifischer beschrieben. In dem Fall, dass die Präambel nicht hinzugefügt wird, werden die Hauptdaten, wie etwa Videodaten und Audiodaten, die aus dem Speicher 30 in der Richtung FB wie in 5A dargestellt gelesen werden, so, wie sie sind, an die Codeerzeugungs-Schaltung 34 durch das AND-Gate 32 geliefert. Hier sind die in den 5A und 5B dargestellten Formate jene der Aufzeichnung; so dass zuerst der Speicher 30 nur die Daten DA1 oder DA2 speichert, aber die Steuerschaltung 36 liest die seriell gespeicherten Hauptdaten DA1 und DA2 intermittierend; so dass die Hauptdaten, die wie in 5A und 5B gezeigt angeordnet sind, in der Richtung FA oder FB gelesen werden.
Zuerst werden in der Codeerzeugungs-Schaltung 34 die Register 14a bis 14r durch das Löschsignal CLR1 gelöscht, und anschließend empfängt die Codeerzeugungs-Schaltung 34 die Hauptdaten DA1, wie durch die Wellenform 103 dargestellt, und gibt die Hauptdaten und die äußeren Paritätsdaten OP, welche den Hauptdaten folgen, nach einander wie durch die Wellenform 104 dargestellt aus. Im Besonderen werden p1 Reed-Solomon-Codes (n + p1, n, p1 + 1) aus n Daten DA1, die in der Richtung FB durch die Codeerzeugungs-Schaltung 34 gelesen werden, erzeugt. Die äußeren Paritätsdaten werden einmal je Ausgabe von äußeren Paritätsdaten OP wie in 104 dargestellt in dem Speicher 30 gespeichert. Diese Operation wird m mal wiederholt, um alle der äußeren Paritätsdaten OP zu erhalten.
Dann werden innere Paritätsdaten IP erhalten. Die Register 14a bis 14r der Codeerzeugungs-Schaltung 34 werden durch das Löschsignal CLR1 gelöscht und anschließend empfängt die Codeerzeugungs-Schaltung 34 die Hauptdaten DA1, die aus dem Speicher 30 in der Richtung FA ausgelesen werden, und gibt die Hauptdaten und die inneren Paritätsdaten IP, welche den Hauptdaten folgen, nach einander aus. Im Besonderen werden Reed-Solomon-Codes p2 (m + p2, m, p2 + 1) aus m der Daten DA1, die in der Richtung FA aus dem Speicher 30 ausgelesen werden, durch die Codeerzeugungs-Schaltung 34 erzeugt. Diese Operation wird n + p1 mal wiederholt, um alle der inneren Paritätsdaten IP zu erhalten. Die Hauptdaten oder die äußeren Paritätsdaten, die in der Richtung FA gelesen werden, und die inneren Paritätsdaten werden zu dem Formatierer 37 geliefert, wo die Synchronisations-Daten S und die Identifikationsdaten ID an sie angehängt werden.
Anschließend wird der Betrieb für den Fall, dass die Präambel hinzugefügt wird, beschrieben. Zuerst werden die Register 14a bis 14r der Codeerzeugungs-Schaltung 34 durch das Löschsignal CLR1 gelöscht. Dann werden, wie in 2 dargestellt, unter Verwendung des AND-Gates 32 "Null"-Daten für T1 an die Codeerzeugungs-Schaltung 34 geliefert. Anschließend, in der folgenden Periode T2, werden die Hauptdaten, wie etwa Videodaten und Audiodaten, die aus dem Speicher 30 in der Richtung FB wie in 5B dargestellt. gelesen werden, durch das AND-Gate 32 an die Codeerzeugungs-Schaltung 34 geliefert. Dann empfängt die Codeerzeugungs-Schaltung 34 n1 der "Null"-Daten und n2 der Hauptdaten DA2, wie durch die Wellenform 105 dargestellt, wobei n = n1 + n2 ist, und gibt die "Null"-Daten für die Periode T1, die Hauptdaten für die Periode T2, und die äußeren Paritätsdaten OP für die Periode T3 nach einander wie durch die Wellenform 106 dargestellt aus. Im Besonderen werden Reed-Solomon-Codes p1 (n + p1, n, p1 + 1) aus n1 "Null"-Daten und n2 Daten DA2 in der Richtung FB durch die Codeerzeugungs-Schaltung 34 erzeugt. Die äußeren Paritätsdaten werden einmal in dem Speicher 30 gespeichert. Diese Operation wird m mal wiederholt, um die äußeren Paritätsdaten OP zu erhalten.
Dann werden innere Paritätsdaten IP erhalten. Die Register 14a bis 14r der Codeerzeugungs-Schaltung 34 werden durch das Löschsignal CLR1 gelöscht und anschließend empfängt die Codeerzeugungs-Schaltung 34 die Hauptdaten DA2, die aus dem Speicher 30 in der Richtung FA ausgelesen werden, und gibt die Hauptdaten und die inneren Paritätsdaten IP, welche den Hauptdaten DA2 folgen, nach einander aus. Im Besonderen werden Reed-Solomon-Codes p2 (m + p2, m, p2 + 1) aus m der Daten DA2, die in der Richtung FB aus dem Speicher 30 ausgelesen werden, durch die Codeerzeugungs-Schaltung 34 erzeugt. Diese Operation wird n + p1 mal wiederholt, um die inneren Paritätsdaten IP zu erhalten. Die Hauptdaten oder die äußeren Paritätsdaten, die in der Richtung FA gelesen werden, und die inneren Paritätsdaten werden zu dem Formatierer 37 geliefert, wo die Synchronisations-Daten S und die Identifikationsdaten ID an sie angehängt werden. Hier resultieren die inneren Paritätsdaten an dem Abschnitt, der dem Präambel-Abschnitt EP entspricht, in Null, so dass die Operation zum Erhalten der inneren Parität für den Präambel-Abschnitt EP weggelassen werden kann.
Wie oben erwähnt, stimmen die Operationszeiten in der Codeerzeugungs-Schaltung 34 zwischen dem Fall, dass die Präambel angehängt wird, und dem Fall, dass die Präambel nicht angehängt wird, überein, wie durch die Wellenformen 104 und 106 dargestellt, so dass die Erzeugung der äußeren Paritätsdaten durch dieselbe Codeerzeugungs-Schaltung 34 mit denselben Verarbeitungszeiten unabhängig von der Anwesenheit oder Abwesenheit der Präambel EP erreicht werden kann.
Die Steuerschaltung 36 kann einen Mikroprozessor umfassen und führt die oben erwähnte Verarbeitung durch.
8 zeigt ein Flussdiagramm dieser Ausführungsform, welches den Betrieb der Steuerschaltung 36 zeigt. Die Steuerschaltung 36 steuert den Speicher 30, das AND-Gate 32, die Codeerzeugungs-Schaltung 34, und den Formatierer 37, um Daten, wie etwa Video- und Audiodaten zu empfangen, die äußeren Paritätsdaten OP und die inneren Paritätsdaten IP unter Verwendung der Codeerzeugungs-Schaltung 34 zu erhalten, und gibt die Datenfolgen SD, welche die Präambel EP, die Synchronisations-Daten, die Identifikationsdaten, die Hauptdaten DA1 oder DA2, die inneren Paritätsdaten IP, und die äußeren Paritätsdaten OP beinhalten, wie in 4B dargestellt, aus.
In Schritt s1 wird ein Zähler c1 auf 1 gesetzt. In dem folgenden Schritt s2 wird eine Entscheidung getroffen, ob der Zähler c1 auf sechs (A6) steht oder nicht. Wenn die Antwort JA ist, wird der Zähler c1 in Schritt s3 auf 1 gesetzt. Wenn die Antwort NEIN ist, wird der Schritt s3 ist übersprungen. Wenn hier der Zähler c1 den Wert 6 erreicht, bedeutet dies, dass die Datenverarbeitung einer Spur TR, das heißt, der Datenblöcke A1 bis A6, wie in 4A dargestellt abgeschlossen wurde.
In Schritt s4 wird eine Entscheidung getroffen, ob der Zähler c1 größer als 2 ist. Wenn die Antwort NEIN ist, bedeutet dies, dass der Datenblock A1 oder A2 unterverarbeitet ist, so dass die Datengröße unterschiedlich ist und die Präambel angehängt werden sollte.
Dann wird die Verarbeitung bei Schritt s11 fortgesetzt, um die Verarbeitung für den Fall auszuführen, dass die Präambel notwendig ist.
In Schritt s11 speichert die Steuerschaltung 36 die Daten DA2 in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal, was es gestattet, dass in diesem Fall die Eingangsdaten in dem Speicher 30 gespeichert werden, und setzt den Zähler c2 auf 1. Wenn der Speicher 30 eine große Kapazität besitzt, kann dieser Schritt durch einen Schritt zur Bestimmung einer Beginnadresse und einer Endadresse der Hauptdaten DA2, die verarbeitet werden sollen, ersetzt werden. In dem folgenden Schritt s12 liefert die Steuerschaltung 36 das Löschsignal CLR1 an die Codeerzeugungs-Schaltung 34, um die Register 14a bis 14r zu löschen, und liefert das Schaltsignal 35, um die Schalter SW1 und SW2 auf Seiten "a" der Codeerzeugungs-Schaltung 34 zu stellen, und liefert das Nulldaten-Zeitsignal an das AND-Gate 32, um "Null"-Daten an die Codeerzeugungs-Schaltung 34 zu liefern. Das heißt, n1 "Null"-Daten werden an die Codeerzeugungs-Schaltung 34 geliefert. In dem folgenden Schritt s13 liest die Steuerschaltung 36 die n2 Daten DA2 in der Richtung FB wie in 5B dargestellt aus dem Speicher 30 aus, um sie an die Codeerzeugungs-Schaltung 34 zu liefern. In dem folgenden Schritt s14 erzeugt die Steuerschaltung 36 das Schaltsignal 35, um die Schalter SW1 und SW2 auf eine Seite "b" zu stellen und speichert die erhaltenen äußeren Paritätsdaten OP von der Codeerzeugungs-Schaltung 34 in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal, welches gestattet, dass in diesem Fall die äußeren Paritätsdaten in dem Speicher 30 gespeichert werden. Diese Sequenz von dem Schritt s12 bis s14 wird m mal wiederholt. Daher wird in Schritt s15 der Zähler c2 um eins erhöht und es wird eine Entscheidung getroffen, ob der c2 in Schritt s16 m erreicht. Wenn die Antwort NEIN ist, wird diese Sequenz wiederholt. Wenn die Antwort JA ist, wird die Verarbeitung bei Schritt s17 fortgesetzt, und die folgenden auszuführenden Schritte erhalten die inneren Paritäts- und Ausgangsdatenfolgen wie in 4B dargestellt.
In Schritt s17, wird der Zähler c2 auf 1 gesetzt. In dem folgenden Schritt s18 liefert die Steuerschaltung 36 das Löschsignal CLR1 an die Codeerzeugungs-Schaltung 34, um die Register 14a bis 14r zu löschen, und liefert das Schaltsignal 35, um die Schalter SW1 und SW2 auf Seiten "a" der Codeerzeugungs-Schaltung 34 zu stellen. In dem folgenden Schritt s19 liest die Steuerschaltung 36 die m Daten DA2 und die äußeren Paritätsdaten OP in der Richtung FA wie in 5B dargestellt aus dem Speicher 30 aus, um sie an die Codeerzeugungs-Schaltung 34 zu liefern. In dem folgenden Schritt s20 erzeugt die Steuerschaltung 36 das Schaltsignal 35, um die Schalter SW1 und SW2 auf die Seite "b" zu stellen. In dem folgenden Schritt s21 liefert die Steuerschaltung 36 das Signal für Format 2 an den Formatierer 37, um den Formatierer zu veranlassen, eine Datenfolge, welche die Hauptdaten DA2 und innere Paritätsdaten IP oder äußere Paritätsdaten OP und innere Paritätsdaten IP zu empfangen und die "Null"-Daten durch die Präambel zu ersetzen sowie die Synchronisations-Daten S und die Identifikationsdaten ID zu den empfangenen Daten wie in 4B dargestellt hinzuzufügen.
Die Sequenz von Schritt s18 bis s21 sollte n2 + p1 mal wiederholt werden, so dass der Zähler c2 in Schritt s22 um eins erhöht wird und eine Entscheidung getroffen wird, ob in Schritt s23 c2 = n2 + p1 ist oder nicht. Wenn diese Sequenz n2 + p1 mal wiederholt worden ist, wird die Verarbeitung bei Schritt s24 fortgesetzt, wo der Zähler c1 um eins erhöht wird, um alle Datenblöcke A1 bis A6 zu verarbeiten. Dann kehrt die Verarbeitung zu Schritt s2 zurück.
Wenn in Schritt s4 die Antwort JA ist, bedeutet dies, dass der Datenblock A3, A4, A5, oder A6 unterverarbeitet ist, so dass die Datengröße der Hauptdaten DA1 unterschiedlich von der Datengröße DA2 ist, und die Präambel nicht angehängt ist.
Dann wird die Verarbeitung bei Schritt s31 fortgesetzt, um die Verarbeitung für den Fall auszuführen, dass die Präambel nicht notwendig ist.
In Schritt s31 speichert die Steuerschaltung 36 die Daten DA1 in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal, was es gestattet, dass in diesem Fall die Eingangsdaten in dem Speicher 30 gespeichert werden, und setzt den Zähler c2 auf 1. In dem folgenden Schritt s32 liefert die Steuerschaltung 36 das Löschsignal CLR1 an die Codeerzeugungs-Schaltung 34, um die Register 14a bis 14r zu löschen, und liefert das Schaltsignal 35, um die Schalter SW1 und SW2 auf Seiten "a" der Codeerzeugungs-Schaltung 34 zu stellen. In dem folgenden Schritt s33, liest die Steuerschaltung 36 die n Daten DA1 in der Richtung FB wie in 5B dargestellt aus dem Speicher 30 aus, um sie an die Codeerzeu gungs-Schaltung 34 zu liefern. In dem folgenden Schritt s34 erzeugt die Steuerschaltung 36 das Schaltsignal 35, um die Schalter SW1 und SW2 auf die Seite "b" zu stellen und speichert die erhaltenen äußeren Paritätsdaten OP von der Codeerzeugungs-Schaltung 34 in dem Speicher 30 durch das Adresssignal und das Speichersteuersignal, welches gestattet, dass in diesem Fall die äußeren Paritätsdaten in dem Speicher 30 gespeichert werden. Diese Sequenz von dem Schritt s32 bis s34 wird m mal wiederholt. Daher wird in Schritt s35 der Zähler c2 um eins erhöht und es wird eine Entscheidung getroffen, ob der c2 m erreicht. Wenn die Antwort NEIN ist, wird diese Sequenz wiederholt. Wenn die Antwort JA ist, wird die Verarbeitung bei Schritt s37 fortgesetzt, und die folgenden auszuführenden Schritte erhalten die inneren Paritäts- und Ausgangsdatenfolgen wie in 4B dargestellt.
In Schritt s37 wird der Zähler c2 auf 1 gesetzt. In dem folgenden Schritt s38 liefert die Steuerschaltung 36 das Löschsignal CLR 1 an die Codeerzeugungs-Schaltung 34, um die Register 14a bis 14r zu löschen, und liefert das Schaltsignal 35, um die Schalter SW1 und SW2 auf Seiten "a" der Codeerzeugungs-Schaltung 34 zu stellen. In dem folgenden Schritt s39 liest die Steuerschaltung 36 die m Daten DA1 und die äußeren Paritätsdaten OP in der Richtung FA wie in 5A dargestellt aus, um sie an die Codeerzeugungs-Schaltung 34 zu liefern. In dem folgenden Schritt s40 erzeugt die Steuerschaltung 36 das Schaltsignal 35, um die Schalter SW1 und SW2 auf eine Seite "b" zu stellen. In dem folgenden Schritt s41 liefert die Steuerschaltung 36 das Signal für Format 1 an den Formatierer 37, um den Formatierer zu veranlassen, eine Datenfolge, welche die Hauptdaten DA1 und innere Paritätsdaten IP oder äußere Paritätsdaten OP und innere Paritätsdaten IP zu empfangen und die Synchronisations-Daten S und die Identifikationsdaten ID zu den empfangenen Daten wie in 4B dargestellt anzuhängen.
Die Sequenz von Schritt s38 bis s41 sollte n + p1 mal wiederholt werden, so dass der Zähler c2 in Schritt s42 um eins erhöht wird und eine Entscheidung getroffen wird, ob in Schritt s43 c2 = n + p1 ist oder nicht. Wenn diese Sequenz n + p1 mal wiederholt worden ist, wird die Verarbeitung bei Schritt s44 fortgesetzt, wo der Zähler c1 um eins erhöht wird, um alle Datenblöcke A1 bis A6 zu verarbeiten. Dann kehrt die Verarbeitung zu Schritt s2 zurück.
Ein weiteres Beispiel dieser Erfindung der Datenverarbeitungs-Schaltung in Zusammenarbeit mit der Syndromerzeugungs-Schaltung wird nun beschrieben. 9 ist ein Blockdiagramm einer Dekodier-Schaltung mit einer Syndromerzeugungs-Schaltung. Die Dekodier-Schaltung dieser Ausführungsform besitzt eine ähnliche Schaltung wie die Kodier-Schaltung, die in 1 dargestellt ist. Ein Unterschied besteht darin, dass die Codeerzeugungs-Schaltung 34 durch eine Syndromerzeugungs-Schaltung 40 ersetzt wurde.
7 ist ein Blockdiagramm dieser Ausführungsform der Syndromerzeugungs-Schaltung 40. Die Syndromerzeugungs-Schaltung 40 umfasst einen Addierer 20 mit einem ersten und einem zweiten Eingang, wobei der erste Eingang Eingangsdaten empfängt, d. h., die Hauptdaten und innere Paritätsdaten sowie äußere Paritätsdaten, die zu dekodieren sind, wobei die Präambel entfernt wird, ein Register 22 zur Verzögerung eines Ausgangs des Addierers 20 in Antwort auf ein Taktsignal CLK2, wobei das Register 22 durch ein Löschsignal CLR2 zurückgesetzt und durch ein Taktsignal CLK2 gesteuert wird, und einen Multiplizierer 24, mit einem Koeffizientengenerator, der Koeffizientendaten erzeugt, zur Multiplikation eines Ausgangs des Registers 22 mit den Koeffizientendaten, wobei der zweite Eingang einen Ausgang des Multiplizierers 24 empfängt.
3 ist ein Ablaufdiagramm dieser Ausführungsform, das Wellenformen von Signalen zur Erzeugung eines Syndroms aus einer Datenfolge aus den Hauptdaten und Paritätsdaten, die den Hauptdaten folgen, zeigt.
Nun wird die Operation für den Fall beschrieben, dass die Präambel EP nicht in den Daten enthalten ist. Von dem Speicher 30 ausgegebene Daten werden so, wie sie sind, zu der Syndromerzeugungs-Schaltung 40 durch das AND-Gate 32 geliefert. Die Syndromerzeugungs-Schaltung 40 erzeugt das Syndrom wie durch die Wellenformen 202, 203, und 204 dargestellt. Im Besonderen wird in Bezug auf die inneren Paritätsdaten IP ein Syndrom für ein Codewort mit m + p2 Symbolen erzeugt. Diese Operation wird n + p1 mal wiederholt. Andererseits wird in Bezug auf die äußeren Paritätsdaten OP ein Syndrom für ein Codewort mit n + p1 Symbolen erzeugt. Diese Operation wird m mal wiederholt.
Nun wird eine Operation für den Fall beschrieben, dass die Präambel EP in den Daten enthalten ist. Von dem Speicher 30 ausgegebene Daten werden an die Syndromerzeugungs-Schaltung 40 durch das AND-Gate 32 geliefert, welches einer Datenfolge, die aus dem Speicher 30 gelesen wird, in Antwort auf ein Nulldaten-Zeitsignal, wie durch die Wellenformen 205 und 207 dargestellt, "Null"-Daten hinzufügt. Die Syndromerzeugungs-Schaltung 40 erzeugt das Syndrom wie durch die Wellenformen 206 dargestellt.
Im Besonderen werden n1 "Null"-Daten und n2 Daten an die Syndromerzeugungs-Schaltung 40 geliefert, wobei n = n1 + n2 gilt.
In Bezug auf die inneren Paritätsdaten IP wird ein Syndrom für ein Codewort erzeugt, das m + p2 Symbole umfasst. Diese Operation wird (n1 + n2 + p1) mal wiederholt. Jedoch erfordern diese n1-maligen Operationen keine tatsächliche Berechnung, da n1 Daten "Null"-Daten sind. Andererseits wird in Bezug auf die äußeren Paritätsdaten OP ein Syndrom für ein Codewort mit n + p2 Symbolen, welches n1 "Null"-Daten umfasst, erzeugt. Diese Operation wird m mal wiederholt.
Wie oben erwähnt, stimmen die Operationszeiten in der Syndromerzeugungs-Schaltung 40 zwischen dem Fall, dass die Präambel angehängt wird, und dem Fall, dass die Präambel nicht angehängt wird, überein, wie durch die Wellenformen 203 und 205 dargestellt, so dass die Erzeugung des Syndroms durch dieselbe Syndromerzeugungs-Schaltung 40 mit denselben Verarbeitungszeiten unabhängig von der Anwesenheit oder Abwesenheit der Präambel EP erreicht werden kann. Im Fall einer Fehlerkorrektur-Schaltung (nicht dargestellt), welche eine Fehlerkorrektur in Übereinstimmung mit dem Syndrom durchführt, trifft dies zu. Das heißt, die Fehlerkorrektur kann durch dieselbe Fehlerkorrektur-Schaltung mit denselben Verarbeitungszeiten unabhängig von der Anwesenheit oder Abwesenheit der Präambel EP erhalten werden.
Die oben erwähnte Ausführungsform wird unter der Annahme beschrieben, dass es zwei Fälle gibt, nämlich dass die Präambel vorhanden ist oder nicht. Jedoch ist diese Erfindung auch auf die Verarbeitung von Daten anwendbar, in welchen die Anzahl von Symbolen, an welche der Fehlerkorrekturcode angehängt wird, variiert. In diesem Fall werden q Dummy-Daten zu den Daten hinzugefügt, wobei q eine Differenz zu einer vorbestimmten maximalen Anzahl von Symbolen ist.
In der oben erwähnten Ausführungsform werden "Null"-Daten nur zu den Daten DA2 hinzugefügt. Es ist jedoch ebenfalls möglich, dass "Null"-Daten zu beiden Daten DA1 und DA2 hinzugefügt werden, wobei die Anzahl von "Null"-Daten sich voneinander unterscheidet.
Darüber hinaus werden in der oben erwähnten Ausführungsform die "Null"-Daten als Dummy-Daten angehängt. Jedoch können andere vorbestimmte Dummy-Daten verwendet werden.
Hier kann, wenn die Dummy-Daten "Null" sind, ein Abschnitt der Berechnungsoperation weggelassen werden.
Wie in 5B dargestellt, haben die inneren Paritätsdaten IPQ für die äußeren Paritätsdaten OP einen Fehlerkorrektureffekt in beiden Richtungen FA und FB.
Die Anzahl der Symbole, n, n1, n2, p1, m, p2, und q, die natürliche Zahlen sind, kann passend eingestellt werden.
Darüber hinaus kann das in 5A und 5B dargestellte Datenformat modifiziert werden. Zum Beispiel wird in 5B die Präambel EP allgemein für, den IBG verwendet. Es ist jedoch auch möglich, einige Synchronisations-Blöcke als IBG vorzusehen und folgende Synchronisations-Blöcke als Präambel. Ferner kann der IBG an Stelle der Präambel vorgesehen werden, und es ist auch möglich, sowohl eine Präambel als auch einen IBG vorzusehen.
Die oben erwähnte Ausführungsform ist auf die Datenverarbeitung unter Verwendung des Bandmediums angewandt. Jedoch ist diese Erfindung auch auf ein anderes Medium, wie etwa ein Plattenmedium, anwendbar. Des Weiteren umfassen die Daten in der oben erwähnten Ausführungs form die Videodaten und Audiodaten. Jedoch ist diese Erfindung auch auf andere Kombinationen aus zwei Arten von Daten anwendbar.
In der oben erwähnten Ausführungsform werden Reed-Solomon-Codes verwendet. Jedoch können andere Fehlerprüfungscodes verwendet werden. In diesem Fall können die Codeerzeugungs-Schaltung 34 und die Syndromerzeugungs-Schaltung 40 wie erforderlich modifiziert werden.
Wie oben erwähnt wird ein Verfahren zur Erzeugung von Codes dieser Erfindung für die Fehlerprüfung von einem ersten und zweiten Datenfolgen-Typ beschrieben, nämlich Hauptdaten DA2 und DA1, die jeweils in der Richtung FB gelesen werden, wobei der erste Datenfolgen-Typ n2 + p1 Symbole aufweist, und der zweite Datenfolgen-Typ n (n1 + n2) + p1 Symbole aufweist, wobei es die Schritte umfasst, dass n1 vorbestimmte Dummy-Daten erzeugt werden; und dass die n1 vorbestimmten Dummy-Daten an die ersten Datenfolgen-Typen angehängt werden. Das Verfahren kann ferner den Schritt umfassen, dass die n1 vorbestimmten Dummy-Daten durch Präambel-Daten (EP) ersetzt werden.
In der oben erwähnten Ausführungsform wurde die Operation zur Erzeugung vorbestimmter Dummy-Daten, zum Anhängen der vorbestimmten Dummy-Daten an die Datenfolge mit einer geringeren Anzahl von Daten in Bezug auf die Hauptdaten beschrieben, die in der Richtung FB gelesen werden. Diese Operation ist jedoch auf den Fall anwendbar, in dem es zwei Längen von Datenfolgen gibt, wenn die Hauptdaten in der Richtung FA gelesen werden.
Darüber hinaus wird eine Codeerzeugungs-Schaltung für die Fehlerprüfung von einem ersten und zweiten Typ von Datenfolgen, nämlich Hauptdaten DA2 und DA1, die jeweils in der Richtung FB gelesen werden, wobei der erste Datenfolgen-Typ n2 + p1 Symbole aufweist, und der zweite Datenfolgen-Typ n (n1 + n2) + p1 Symbole aufweist, und der erste Datenfolgen-Typ in einem ersten Modus geliefert wird, und der zweite Datenfolgen-Typ in einem zweiten Modus geliefert wird, wobei die Vorrichtung eine Datenerzeugungs-Schaltung umfassend das AND-Gate 32, und die Steuerschaltung 36 umfasst, zur Erzeugung n1 vorbestimmter Dummy-Daten in dem ersten Modus, nämlich dem Modus, wenn die Präambel vorliegt; und eine Datenverarbeitungs-Schaltung, umfassend den Speicher 30, das AND-Gate 32, und die Steuerschaltung 36 zum seriellen Ausgeben des zweiten Datenfolgen-Typs in dem zweiten Modus, nämlich dem Modus, wenn die Präambel fehlt, zum Anhängen der n1 vorbestimmten Dummy-Daten an die ersten Datenfolgen-Typen, und zum seriellen Ausgeben des ersten Datenfolgen-Typs und der n1 vorbestimmten Dummy-Daten in dem ersten Modus.
Nun wird eine Abwandlung beschrieben. 10 ist ein Ablaufdiagramm einer Abwandlung dieser Ausführungsform, das Wellenformen von Signalen zur Erzeugung einer Datenfolge aus den Hauptdaten und Paritätsdaten, die den Hauptdaten folgen, zeigt. Diese Verarbeitung ist der Operation ähnlich, die mit dem in 2 gezeigten Ablaufdiagramm beschrieben wurde. Jedoch werden in dieser Abwandlung, Null-Daten zu beiden von den Hauptdaten DA1 und DA2 erhaltenen Datenfolgen hinzugefügt, so dass eine erste Datenlänge der ersten Datenfolgen-Typen und der zweiten Dummy-Daten einer zweiten Datenlänge des zweiten Datenfolgen-Typs und zweiten Dummy-Daten gleichkommen. In diesem Fall wird die in 8 dargestellte Verarbeitung in Schritt s32 wie in Schritt s12 dargestellt modifiziert. Das heißt, in Schritt s32 werden n0 "Null"-Daten ausgegeben, und in Schritt s12 werden n1' "Null"-Daten ausgegeben, wie in 10 dargestellt.
Daher wird auch ein Verfahren zur Erzeugung von Codes dieser Erfindung für die Fehlerprüfung von einem ersten und zweiten Datenfolgen-Typ offenbart, nämlich Hauptdaten DA2 und DA1, die jeweils in der Richtung FB gelesen werden, wobei der erste Datenfolgen-Typ n2 + p1 Symbole aufweist, und der zweite Datenfolgen-Typ n (n1 + n2) + p1 Symbole aufweist, wobei es die Schritte umfasst, dass (n') erste Dummy-Daten erzeugt werden; dass (n0) zweite Dummy-Daten erzeugt werden; dass die ersten Dummy-Daten an den ersten Datenfolgen-Typ angehängt werden; und dass die zweiten Dummy-Daten an die zweiten Datenfolgen-Typen angehängt werden, wobei die ersten und zweiten Dummy-Daten so erzeugt werden, dass eine erste Datenlänge der ersten Datenfolgen-Typen und der zweiten Dummy-Daten einer zweiten Datenlänge des zweiten Datenfolgen-Typs und zweiten Dummy-Daten gleichkommen.
Daher wird eine Codeerzeugungs-Schaltung für die Fehlerprüfung von einem ersten und zweiten Typ von Datenfolgen geschaffen, nämlich Hauptdaten DA2 und DA1, die jeweils in der Richtung FB gelesen werden, wobei der erste Datenfolgen-Typ n2 + p1 Symbole aufweist, und der zweite Datenfolgen-Typ n (n1 + n2) + p1 Symbole aufweist, und der erste Datenfolgen-Typ in einem ersten Modus geliefert wird, und der zweite Datenfolgen-Typ in einem zweiten Modus geliefert wird, wobei die Schaltung umfasst: eine erste Datenerzeugungs-Schaltung, umfassend den Speicher 30, das AND-Gate 32, und die Steuerschaltung 36, zur Erzeugung erster Dummy-Daten in dem ersten Modus; einer zweiten Datenerzeugungs-Schaltung, umfassend den Speicher 30, das AND-Gate 32, und die Steuerschaltung 36, zur Erzeugung zweiter Dummy-Daten in dem zweiten Modus; eine Datenverarbeitungs-Schaltung, umfassend das AND-Gate 32 und die Steuerschaltung 36, zum Anhängen der ersten Dummy-Daten an den ersten Datenfolgen-Typ und Ausgeben des ersten Datenfolgen-Typs mit den ersten Dummy-Daten in dem ersten Modus; und eine Datenve rarbeitungs-Schaltung, umfassend das AND-Gate 32 und die Steuerschaltung 36, zum Anhängen der zweiten Dummy-Daten an die zweiten Datenfolgen-Typen, wobei die ersten und zweiten Dummy-Daten so erzeugt werden, dass eine erste Datenlänge der ersten Datenfolgen-Typen und der zweiten Dummy-Daten einer zweiten Datenlänge des zweiten Datenfolgen-Typs und der zweiten Dummy-Daten gleichkommt.

Claims

Verfahren zur Erzeugung von Codes für die Fehlerprüfung von ersten und zweiten Datenfolgen-Typen und zum Aufzeichnen einer Aufzeichnungsdatenfolge in einer gemeinsamen Schaltung, wobei der erste Datenfolgen-Typ m Symbole aufweist, und der zweite Datenfolgen-Typ n Symbole aufweist, und m und n natürliche Zahlen sind und m < n gilt, wobei vorbestimmte Additionsdaten zu dem ersten Datenfolgen-Typ (m) hinzugefügt werden, und die vorbestimmten Additionsdaten nicht zu dem zweiten Datenfolgen-Typ (n) hinzugefügt werden, wobei das Verfahren die Schritte umfasst: dass die Anzahl von Symbolen in einer Datenfolge bestimmt wird und dadurch bestimmt wird, ob in einem ersten Modus oder einem zweiten Modus gearbeitet wird, wobei das Verfahren in dem zweiten Modus, in welchem bestimmt wird, dass die Datenfolge von dem zweiten Typ mit n Symbolen ist, die weiteren Schritte umfasst: dass Codes für die Fehlerprüfung aus dem zweiten Typ von Datenfolgen (n) erzeugt werden, um eine zweite Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen; dass die zweite Datenfolge, die Fehlerprüfungscode einschließt, des zweiten Datenfolgen-Typs (n), zu welcher die vorbestimmten Additionsdaten nicht hinzugefügt wurden, als die Aufzeichnungsdatenfolge aufgezeichnet wird, wobei das Verfahren in dem ersten Modus, in welchem bestimmt wird, dass die Datenfolge von dem ersten Typ mit m Symbolen ist, die weiteren Schritte umfasst: dass Dummy-Daten bestehend aus n-m Symbolen erzeugt werden, wobei jedes Symbol der Dummy-Daten Null ist; und dass die n-m Dummy-Daten an den ersten Datenfolgen-Typ (m) angehängt werden, um eine primäre modifizierte Datenfolge (m+) zu erzeugen, die in der Datenlänge dem zweiten Datenfolgen-Typ (n) gleichkommt; dass Codes für die Fehlerprüfung aus der primären modifizierten Datenfolge (m+) erzeugt werden, um eine erste Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen, dadurch gekennzeichnet, dass die Dummy-Daten in der ersten Datenfolge, die Fehlerprüfungscode einschließt, mit vorbestimmten Additionsdaten, die sich von den Dummy-Daten unterscheiden, ersetzt werden, um eine sekundäre modifizierte Datenfolge (m+) zu erzeugen, wobei die Datenlänge der vorbestimmten Additionsdaten dieselbe ist wie die Datenlänge der Dummy-Daten; und dass die sekundäre modifizierte Datenfolge (m+) von dem ersten Typ (m), zu welcher die vorbestimmten Additionsdaten hinzugefügt wurden, als die Aufzeichnungsdatenfolge gespeichert wird.
Verfahren zur Erzeugung von Codes für die Fehlerprüfung von ersten und zweiten Datenfolgen-Typen und zum Aufzeichnen einer Aufzeichnungsdatenfolge in einer gemeinsamen Schaltung, wobei der erste Datenfolgen-Typ m Symbole aufweist, und der zweite Datenfolgen-Typ n Symbole aufweist, und m und n natürliche Zahlen sind und m < n gilt, wobei vorbestimmte Additionsdaten zu dem ersten Datenfolgen-Typ (m) hinzugefügt werden, und die vorbestimmten Additionsdaten nicht zu dem zweiten Datenfolgen-Typ (n) hinzugefügt werden, wobei das Verfahren die Schritte umfasst: dass die Anzahl von Symbolen in einer Datenfolge bestimmt wird und damit bestimmt wird, ob in einem ersten Modus oder einem zweiten Modus gearbeitet wird, wobei das Verfahren in dem ersten Modus, in welchem bestimmt wird, dass die Datenfolge von dem ersten Typ mit m Symbolen ist, die weiteren Schritte umfasst: dass erste Dummy-Daten erzeugt werden, wobei jedes Symbol der ersten Dummy-Daten Null ist, und die ersten Dummy-Daten erste (n0) und zweite (n1' – n0(403)) Abschnitte umfassen, wobei die Datenlänge des zweiten Abschnittes gleich der Differenz zwischen m und n ist; dass die ersten Dummy-Daten an den ersten Datenfolgen-Typ (m) angehängt werden, um eine primäre modifizierte Datenfolge (m+) zu erzeugen; dass Codes für die Fehlerprüfung aus der primären modifizierten Datenfolge (m+) erzeugt werden, um eine erste Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen; und dass der zweite Abschnitt der ersten Dummy-Daten in den ersten Daten, die Fehlerprüfungscode einschließen, mit vorbestimmten Additionsdaten ersetzt wird, die sich von dem zweiten Abschnitt der ersten Dummy-Daten unterscheiden, um eine sekundäre modifizierte Datenfolge (m+) zu erzeugen, wobei die Länge der vorbestimmten Additionsdaten dieselbe ist wie die Länge des zweiten Abschnittes der ersten Dummy-Daten; und dass die sekundäre modifizierte Datenfolge (m+) von dem ersten Typ (m), zu welcher die vorbestimmten Additionsdaten hinzugefügt wurden, als die Aufzeichnungsdatenfolge aufgezeichnet wird; wobei das Verfahren in dem zweiten Modus, in welchem bestimmt wird, dass die Datenfolge von dem zweiten Typ mit n Symbolen ist, die weiteren Schritte umfasst: dass zweite Dummy-Daten erzeugt werden, wobei jedes Symbol der zweiten Dummy-Daten Null ist, und die zweiten Dummy-Daten aus einem dritten Abschnitt (n0 (405)) bestehen, dessen Datenlänge vorbestimmt und gleich der Datenlänge des ersten Abschnittes der ersten Dummy-Daten ist; dass die zweiten Dummy-Daten an den zweiten Datenfolgen-Typ (n) angehängt werden, um eine tertiäre modifizierte Datenfolge (n+) zu erzeugen; dass Codes für die Fehlerprüfung aus der tertiären modifizierten Datenfolge (n) erzeugt werden, um eine zweite Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen; dass die zweite Datenfolge, die Fehlerprüfungscode einschließt, von dem zweiten Datenfolgen-Typ (n), zu welcher die Additionsdaten nicht hinzugefügt wurden, als Aufzeichnungsdatenfolge aufgezeichnet wird; wobei die ersten und zweiten Dummy-Daten so erzeugt werden, dass die Datenlänge des ersten Datenfolgen-Typs (m) und der ersten Dummy-Daten der Datenlänge des zweiten Datenfolgen-Typs (n) und der zweiten Dummy-Daten gleichkommen.
Verfahren nach Anspruch 1 oder Anspruch 2, worin die Codes für die Fehlerprüfung innere Paritätsdaten und äußere Paritätsdaten für die zweidimensionale Fehlerkorrektur umfassen.
Verfahren nach einem der vorhergehenden Ansprüche, worin die modifizierten Datenfolgen wiederholt erzeugt werden, um eine zweidimensionale Fehlerkorrekturtabelle in einer ersten Richtung (FB) entsprechend einer der modifizierten Folgen und in einer zweiten Richtung (FA) entsprechend der wiederholt erzeugten modifizierten Datenfolge zu bilden, und worin die Größe der Daten vom Präambeltyp (EP) ein ganzzahliges Vielfaches der Größe (SD) der zweidimensionalen Fehlerkorrekturtabelle in der zweiten Richtung ist.
Verfahren nach einem der vorhergehenden Ansprüche, worin die vorbestimmten Additionsdaten eine Präambel oder ein IBG sind.
Verfahren zur Erzeugung von Codes nach einem der vorhergehenden Ansprüche, ferner umfassend den Schritt: dass Synchronisations-Daten zu der sekundären modifizierten Datenfolge (m+) und zu der zweiten Datenfolge, die Fehlerprüfungscode einschließt, an einer anderen Stelle als der Stelle für die vorbestimmten Additionsdaten hinzugefügt werden.
Codeerzeugungs-Schaltung für die Fehlerprüfung von ersten und zweiten Datenfolgen-Typen und zum Aufzeichnen einer Aufzeichnungsdatenfolge, wobei der erste Datenfolgen-Typ m Symbole aufweist, und der zweite Datenfolgen-Typ n Symbole aufweist, und m und n natürliche Zahlen sind und m < n gilt, wobei vorbestimmte Additionsdaten zu dem ersten Datenfolgen-Typ (m) hinzugefügt werden, und die vorbestimmten Additionsdaten nicht zu dem zweiten Datenfolgen-Typ (n) hinzugefügt werden, und der erste Datenfolgen-Typ in einem ersten Modus geliefert wird und der zweite Datenfolgen-Typ in einem zweiten Modus geliefert wird, die Schaltung umfassend ein Datenerzeugungsmittel (30, 32, 36) zur Erzeugung von n-m Dummy-Daten in dem ersten Modus, wobei jedes Symbol der Dummy-Daten Null ist; ein Datenverarbeitungsmittel (30, 36) zum seriellen Ausgeben des zweiten Datenfolgen-Typs (n) in dem zweiten Modus und zum Anhängen der n-m Dummy-Daten an den ersten Datenfolgen-Typ (m), und zum seriellen Ausgeben des ersten Datenfolgen-Typs (m) und der n-m Dummy-Daten als eine primäre modifizierte Datenfolge (m+) in dem ersten Modus; und ein Mittel zur Erzeugung von Codes für die Fehlerprüfung aus der primären modifizierten Datenfolgen (m+), um eine erste Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen, und zur Erzeugung von Codes für die Fehlerprüfung aus dem zweiten Datenfolgen-Typ (n), um eine zweite Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen; dadurch gekennzeichnet, dass es ferner umfasst: ein Mittel zum Ersetzen der Dummy-Daten in den ersten Daten, die Fehlerprüfungscode einschließen, mit vorbestimmten Additionsdaten, die sich von den Dummy-Daten unterschieden, um eine sekundäre modifizierte Datenfolge (m+) zu erzeugen, wobei die Länge der vorbestimmten Additionsdaten dieselbe ist wie die Länge der Dummy-Daten; und ein Mittel zum Aufzeichnen der sekundären modifizierten Datenfolge (m+) des ersten Typs (m), zu welcher die vorbestimmten Additionsdaten im Fall des ersten Modus hinzugefügt wurden, und zum Aufzeichnen der zweiten Datenfolge, die Fehlerprüfungscode einschließt, des zweiten Datenfolgen-Typs (n), zu welcher die Additionsdaten im Fall des zweiten Modus nicht hinzugefügt wurden, als die Aufzeichnungsdatenfolge.
Codeerzeugungs-Schaltung für die Fehlerprüfung von ersten und zweiten Datenfolgen-Typen und zum Aufzeichnen einer Aufzeichnungsdatenfolge, wobei der erste Datenfolgen-Typ m Symbole aufweist, und der zweite Datenfolgen-Typ n Symbole aufweist, und m und n natürliche Zahlen sind und m < n gilt, wobei vorbestimmte Additionsdaten zu dem ersten Datenfolgen-Typ (m) hinzugefügt werden, und die vorbestimmten Additionsdaten nicht zu dem zweiten Datenfolgen-Typ (n) hinzugefügt werden, und der erste Datenfolgen-Typ in einem ersten Modus geliefert wird und der zweite Datenfolgen-Typ in einem zweiten Modus geliefert wird, die Schaltung umfassend: (a) ein erstes Datenerzeugungsmittel (30, 32, 36) zur Erzeugung von ersten Dummy-Daten in dem ersten Modus, wobei jedes Symbol der ersten Dummy-Daten Null ist, und die ersten Dummy-Daten erste (n0) und zweite (n1'–n0 (403)) Abschnitte umfassen, wobei die Datenlänge des zweiten Abschnittes gleich der Differenz zwischen m und n ist; (b) ein zweites Datenerzeugungsmittel (30, 32, 36) zur Erzeugung zweiter Dummy-Daten in dem zweiten Modus, wobei jedes Symbol der Dummy-Daten Null ist, und die zweiten Dummy-Daten aus einem dritten Abschnitt (n0(405)) bestehen, dessen Datenlänge vorbestimmt und gleich der Datenlänge des ersten Abschnittes ist, (c) ein Datenverarbeitungsmittel zum Anhängen der ersten Dummy-Daten an den ersten Datenfolgen-Typ (m) und zum Ausgeben des ersten Datenfolgen-Typs (m) mit den ersten Dummy-Daten in dem ersten Modus, um eine primäre modifizierte Datenfolge (m+) zu erzeugen; und (d) ein Datenverarbeitungsmittel zum Anhängen der zweiten Dummy-Daten an den zweiten Datenfolgen-Typ (n) in dem zweiten Modus, um eine tertiäre modifizierte Datenfolge (n+) zu erzeugen, wobei die ersten und zweiten Dummy-Daten so erzeugt werden, dass die erste Datenlänge des ersten Datenfolgen-Typs (m) und der ersten Dummy-Daten der Datenlänge des zweiten Datenfolgen-Typs (n) und der zweiten Dummy-Daten gleichkommt; und (e) ein Mittel zur Erzeugung von Codes für die Fehlerprüfung aus der primären modifizierten Datenfolge (m+), um eine erste Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen, und zur Erzeugung von Codes für die Fehlerprüfung aus der tertiären modifizierten Datenfolge (n), um eine zweite Datenfolge, die Fehlerprüfungscode einschließt, zu erzeugen; ein Mittel zum Ersetzen des zweiten Abschnittes der ersten Dummy-Daten in den ersten Daten, die Fehlerprüfungscode einschließen, mit vorbestimmten Additionsdaten, die sich von dem zweiten Abschnitt der ersten Dummy-Daten unterscheiden, um eine sekundäre modifizierte Datenfolge (m+) zu erzeugen, wobei die Länge der vorbestimmten Additionsdaten dieselbe ist wie die Länge des zweiten Abschnittes der ersten Dummy-Daten; und ein Mittel zum Aufzeichnen der sekundären modifizierten Datenfolge (m+) des ersten Typs (m), zu welcher die vorbestimmten Additionsdaten im Fall des ersten Modus hinzugefügt wurden, oder der zweiten Datenfolge, die Fehlerprüfungscode einschließt, des zweiten Datenfolgen-Typs (n), zu welcher die Additionsdaten im Fall des zweiten Modus nicht hinzugefügt wurden, als die Aufzeichnungsdatenfolge.
Schaltung nach Anspruch 7 oder Anspruch 8, worin die Codes für die Fehlerprüfung innere Paritätsdaten und äußere Paritätsdaten für die zweidimensionale Fehlerkorrektur umfassen.
Schaltung nach einem der Ansprüche 7, 8 und 9, worin die modifizierten Datenfolgen wiederholt erzeugt werden, um eine zweidimensionale Fehlerkorrekturtabelle in einer ersten Richtung (FB) entsprechend einer der modifizierten Folgen und in einer zweiten Richtung (FA) entsprechend der wiederholt erzeugten modifizierten Datenfolge zu bilden, und worin die Größe der Daten vom Präam beltyp (EP) ein ganzzahliges Vielfaches der Größe (SD) der zweidimensionalen Fehlerkorrekturtabelle in der zweiten Richtung ist.
Schaltung nach einem der Ansprüche 7 bis 10, worin die vorbestimmten Additionsdaten eine Präambel oder ein IBG sind.
Schaltung nach einem der Ansprüche 7 bis 11, des Weiteren umfassend ein Mittel zum Hinzufügen von Synchronisations-Daten zu der zweiten modifizierten Datenfolge (m+) und zu der zweiten Datenfolge, die Fehlerprüfungscode-einschließt, an einer anderen Stelle als der Stelle für die vorbestimmten Additionsdaten.