JPH0697380B2 - ドツト・マトリツクス方式表示装置 - Google Patents
ドツト・マトリツクス方式表示装置Info
- Publication number
- JPH0697380B2 JPH0697380B2 JP60209084A JP20908485A JPH0697380B2 JP H0697380 B2 JPH0697380 B2 JP H0697380B2 JP 60209084 A JP60209084 A JP 60209084A JP 20908485 A JP20908485 A JP 20908485A JP H0697380 B2 JPH0697380 B2 JP H0697380B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- display device
- pixel
- circuit
- dot matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ドット・マトリックス状に配設した単位画素
毎に、表示体駆動トランジスタ，書き込みトランジスタ
および読み出しトランジスタを備えたテスト可能なドッ
ト・マトリックス方式表示装置に関するものである。
毎に、表示体駆動トランジスタ，書き込みトランジスタ
および読み出しトランジスタを備えたテスト可能なドッ
ト・マトリックス方式表示装置に関するものである。
〈従来の技術〉 従来、ドット・マトリックス方式の表示装置のうち各単
位画素毎に表示体駆動トランジスタを有する表示装置に
おいて、各画素の良，不良を判断する手段としては、表
示装置を作製して実際に表示を行なって判断する方法に
よっていたが、特開昭57-99688号公報に記載の技術にお
ける読み出しトランジスタを各画素毎に設ける手段によ
り電気的なテストが可能となった。しかしながら、この
方法によると、各画素に駆動トランジスタの“開”又は
“閉”に対応するデータを書き込み、次に駆動トランジ
スタの状態を検知するために読み出しトランジスタを通
じて外部の判定回路を駆動する時、外部との接続線の容
量や抵抗等の負荷が大きく、１画素当りの判定に時間を
要するという欠点がある。
位画素毎に表示体駆動トランジスタを有する表示装置に
おいて、各画素の良，不良を判断する手段としては、表
示装置を作製して実際に表示を行なって判断する方法に
よっていたが、特開昭57-99688号公報に記載の技術にお
ける読み出しトランジスタを各画素毎に設ける手段によ
り電気的なテストが可能となった。しかしながら、この
方法によると、各画素に駆動トランジスタの“開”又は
“閉”に対応するデータを書き込み、次に駆動トランジ
スタの状態を検知するために読み出しトランジスタを通
じて外部の判定回路を駆動する時、外部との接続線の容
量や抵抗等の負荷が大きく、１画素当りの判定に時間を
要するという欠点がある。
そこで、本願と同一出願人は、前記欠点を解消したドッ
ト・マトリックス方式表示装置を案出し、昭和60年７月
５日付けで既に出願している。この表示装置を第３図に
より簡単に説明すると、ドット・マトリックス状に配置
された表示素子３が垂直走査回路１および水平走査回路
２によって駆動されるものにおいて、各表示素子３毎
に、書き込みトランジスタTr1,表示体駆動トランジスタ
Tr2,読み出しトランジスタTr3および入力信号蓄積容量C
vが設けられ、列選択トランジスタTr4により選択され
る。ある画素をテストする場合、今仮に例示した第ｉ列
第ｊ行の画素をテストする場合に付いて考えると、各ト
ランジスタTr2,Tr3,Tr4,制御トランジスタTrsw,および
負荷素子Reによりインバータが形成される。この時、回
路が正常であれば、蓄積容量Cvに蓄積された信号に応じ
てインバータの端子Ｔ′の電位が決まる。こうして決定
された端子Ｔ′の電位の高，低をインバータから成る判
定回路Invで判定し、その結果を出力制御トランジスタT
routを通して出力する。この時、判定回路Invの回路の
設計において充分に外部を駆動できるよう定数を決定す
る事で、外に接続される負荷の駆動を容易にする事がで
き、テストが高速化されるものである。
ト・マトリックス方式表示装置を案出し、昭和60年７月
５日付けで既に出願している。この表示装置を第３図に
より簡単に説明すると、ドット・マトリックス状に配置
された表示素子３が垂直走査回路１および水平走査回路
２によって駆動されるものにおいて、各表示素子３毎
に、書き込みトランジスタTr1,表示体駆動トランジスタ
Tr2,読み出しトランジスタTr3および入力信号蓄積容量C
vが設けられ、列選択トランジスタTr4により選択され
る。ある画素をテストする場合、今仮に例示した第ｉ列
第ｊ行の画素をテストする場合に付いて考えると、各ト
ランジスタTr2,Tr3,Tr4,制御トランジスタTrsw,および
負荷素子Reによりインバータが形成される。この時、回
路が正常であれば、蓄積容量Cvに蓄積された信号に応じ
てインバータの端子Ｔ′の電位が決まる。こうして決定
された端子Ｔ′の電位の高，低をインバータから成る判
定回路Invで判定し、その結果を出力制御トランジスタT
routを通して出力する。この時、判定回路Invの回路の
設計において充分に外部を駆動できるよう定数を決定す
る事で、外に接続される負荷の駆動を容易にする事がで
き、テストが高速化されるものである。
〈発明が解決しようとする問題点〉 前記表示装置は、単位画素の良，不良の判定を高速化で
きる顕著な効果を奏するものであるが、僅かに問題が残
る。即ち、前記装置では、各画素を構成するトランジス
タの短絡や断線の判断は可能であるが、判定回路Invの
“良”および“不良”の判定レベルが常に一定であって
変更不可能であるため、各トランジスタの駆動能力の差
を検出するのが困難である。ところで、この種の表示装
置においては、各画素毎の表示の輝度，反射率および透
過率等の微妙な差が表示の品位を損なって不良品となる
が、前述のトランジスタの駆動能力の差はこの表示の微
妙な差の原因となる。従って、前述の装置によるテスト
では、高品位の表示装置であるか、又は若干品位に欠陥
のある表示装置であるかの判定ができない。
きる顕著な効果を奏するものであるが、僅かに問題が残
る。即ち、前記装置では、各画素を構成するトランジス
タの短絡や断線の判断は可能であるが、判定回路Invの
“良”および“不良”の判定レベルが常に一定であって
変更不可能であるため、各トランジスタの駆動能力の差
を検出するのが困難である。ところで、この種の表示装
置においては、各画素毎の表示の輝度，反射率および透
過率等の微妙な差が表示の品位を損なって不良品となる
が、前述のトランジスタの駆動能力の差はこの表示の微
妙な差の原因となる。従って、前述の装置によるテスト
では、高品位の表示装置であるか、又は若干品位に欠陥
のある表示装置であるかの判定ができない。
本発明は、前記従来の問題点に鑑みこれを解消するため
になされたもので、インバータの出力信号の高，低を判
定する判定レベルを外部から可変することにより、複数
の判定レベルに対する応答によってトランジスタの駆動
能力の差やばらつきを検出して高品位の表示装置の選別
を行な得るドット・マトリックス方式表示装置を提供す
ることを目的とするものである。
になされたもので、インバータの出力信号の高，低を判
定する判定レベルを外部から可変することにより、複数
の判定レベルに対する応答によってトランジスタの駆動
能力の差やばらつきを検出して高品位の表示装置の選別
を行な得るドット・マトリックス方式表示装置を提供す
ることを目的とするものである。
〈問題点を解決する為の手段〉 上記の目的を達成するため、本発明のドット・マトリッ
クス方式表示装置は、単位画素をマトリックス状に配列
し、各画素にそれぞれ、表示体を駆動する駆動トランジ
スタと、駆動のための映像信号を供給する書き込みトラ
ンジスタと、駆動トランジスタの出力レベルを外部へ引
き出すための読み出しトランジスタとを有し、各画素を
構成する画素回路のテストをそれぞれ電気的に行えるよ
うにしたドット・マトリックス方式表示装置において、
上記画素回路の出力信号レベルを基準信号レベルと比較
することにより、その画素回路の良否を判定する判定回
路を当該表示装置内に設けるとともに、この判定回路
に、上記基準信号レベルを外部から複数種類のレベルに
可変して入力するための外部端子を設けたことによって
特徴付けられている。
クス方式表示装置は、単位画素をマトリックス状に配列
し、各画素にそれぞれ、表示体を駆動する駆動トランジ
スタと、駆動のための映像信号を供給する書き込みトラ
ンジスタと、駆動トランジスタの出力レベルを外部へ引
き出すための読み出しトランジスタとを有し、各画素を
構成する画素回路のテストをそれぞれ電気的に行えるよ
うにしたドット・マトリックス方式表示装置において、
上記画素回路の出力信号レベルを基準信号レベルと比較
することにより、その画素回路の良否を判定する判定回
路を当該表示装置内に設けるとともに、この判定回路
に、上記基準信号レベルを外部から複数種類のレベルに
可変して入力するための外部端子を設けたことによって
特徴付けられている。
〈実施例〉 以下、本発明の一実施例を詳説する。
第１図において、第３図と同一若しくは同等のものには
同一の符号が付してあり、インバータから成る判定回路
Invを、外部端子Vsの信号と画素部のトランジスタ等に
より構成されるインバータの出力端Ｔの信号との比較回
路から成る判定回路４に置換した点において第３図のも
のと相違している。前記判定回路４の詳細を第２図に例
示してあり、MOS-FET Tr13〜Tr16による差動増幅回路に
構成されている。
同一の符号が付してあり、インバータから成る判定回路
Invを、外部端子Vsの信号と画素部のトランジスタ等に
より構成されるインバータの出力端Ｔの信号との比較回
路から成る判定回路４に置換した点において第３図のも
のと相違している。前記判定回路４の詳細を第２図に例
示してあり、MOS-FET Tr13〜Tr16による差動増幅回路に
構成されている。
前記構成とした実施例装置の動作に付いて説明する。第
１図に示すように、第ｉ列第ｊ行の画素をテストする場
合を考える。先ず、画素部の回路の“良",“不良”を判
定する基準レベルを判定回路４の設定端子12に外部端子
Vsより印加し、次にテスト動作に入る。入力制御トラン
ジスタTrin,列選択トランジスタTr4,書き込みトランジ
スタTr1を閉じて端子Vvより信号を入力し、蓄積容量Cv
に蓄積する。この時、出力制御トランジスタTrout,負荷
制御トランジスタTrsw,読み出しトランジスタTr3は開い
ておく。然る後に、閉じていた各トランジスタTrin,Tr
4,Tr1を開いて、逆に開いていたトランジスタTr3,Trou
t,Trswを閉じることにより、各トランジスタTr2,Tr3,Tr
4,Trswおよび負荷素子Reによりインバータを形成する。
この時、回路が正常であれば、蓄積容量Cvに蓄積された
信号の読み出しを始めてからの時間に応じて出力端Ｔ′
の電位レベルが決定される。こうして決定された出力端
Ｔ′のレベルと基準レベルとを判定回路４で比較してそ
の結果を出力端子Vvから出力する。
１図に示すように、第ｉ列第ｊ行の画素をテストする場
合を考える。先ず、画素部の回路の“良",“不良”を判
定する基準レベルを判定回路４の設定端子12に外部端子
Vsより印加し、次にテスト動作に入る。入力制御トラン
ジスタTrin,列選択トランジスタTr4,書き込みトランジ
スタTr1を閉じて端子Vvより信号を入力し、蓄積容量Cv
に蓄積する。この時、出力制御トランジスタTrout,負荷
制御トランジスタTrsw,読み出しトランジスタTr3は開い
ておく。然る後に、閉じていた各トランジスタTrin,Tr
4,Tr1を開いて、逆に開いていたトランジスタTr3,Trou
t,Trswを閉じることにより、各トランジスタTr2,Tr3,Tr
4,Trswおよび負荷素子Reによりインバータを形成する。
この時、回路が正常であれば、蓄積容量Cvに蓄積された
信号の読み出しを始めてからの時間に応じて出力端Ｔ′
の電位レベルが決定される。こうして決定された出力端
Ｔ′のレベルと基準レベルとを判定回路４で比較してそ
の結果を出力端子Vvから出力する。
次に判定回路４の動作を説明すると、出力端Ｔ′の信号
レベルが決定されると、MOS-FET Tr11,Tr12を閉じて基
準レベルおよび出力端Ｔ′の信号レベルを判定回路の両
入力端11,12にそれぞれ取り込む。この時、MOS-FETTr1
3,Tr14,Tr17は開いておく。次に、MOS-FET Tr11,Tr12を
開くと同時にMOS-FET Tr13,Tr14,Tr17を閉じると、出力
端Ｔ′の信号レベルと基準レベルとの差が増幅され、こ
の出力は出力制御トランジスタTroutを通してテスト結
果として出力端子Vv端子から出力される。尚、クロック
φ，は、判定回路の各トランジスタが上述の動作をす
るように外部から与えられる。こうして、入力信号と出
力信号を比較してその画素の駆動能力を判定する。１画
素のテストが終了すれば、次の画素を順次選択して同様
のテストを行なう。
レベルが決定されると、MOS-FET Tr11,Tr12を閉じて基
準レベルおよび出力端Ｔ′の信号レベルを判定回路の両
入力端11,12にそれぞれ取り込む。この時、MOS-FETTr1
3,Tr14,Tr17は開いておく。次に、MOS-FET Tr11,Tr12を
開くと同時にMOS-FET Tr13,Tr14,Tr17を閉じると、出力
端Ｔ′の信号レベルと基準レベルとの差が増幅され、こ
の出力は出力制御トランジスタTroutを通してテスト結
果として出力端子Vv端子から出力される。尚、クロック
φ，は、判定回路の各トランジスタが上述の動作をす
るように外部から与えられる。こうして、入力信号と出
力信号を比較してその画素の駆動能力を判定する。１画
素のテストが終了すれば、次の画素を順次選択して同様
のテストを行なう。
そして、全面のテストが完了したならば、必要に応じて
基準レベルを数回変更して同様のテストを行なうことに
より、画素部分のトランジスタの駆動能力のばらつきが
判別でき、駆動能力の均一な装置の選別を行うことがで
き、表示品質の良好な表示装置を選別することができ
る。
基準レベルを数回変更して同様のテストを行なうことに
より、画素部分のトランジスタの駆動能力のばらつきが
判別でき、駆動能力の均一な装置の選別を行うことがで
き、表示品質の良好な表示装置を選別することができ
る。
〈発明の効果〉 以上の説明から明らかなように、本発明のドット・マト
リックス方式表示装置によると、画素回路の出力信号レ
ベルを基準信号レベルと比較することにより、その画素
回路の良否を判定する判定回路を表示装置内に設けると
ともに、この判定回路に、その基準信号レベルを外部か
ら複数種類のレベルに可変して入力するための外部端子
を設けた構成としたので、複数の判定レベルに対する対
応結果によりトランジスタの駆動能力の差やばらつきを
検出することができ、また、ドット・マトリックス方式
表示装置の外部にこうした判定回路を備えた装置を別途
取りつける必要もなく、判定回路を外部に設ける場合に
比べ、外部との接続線の容量や抵抗等の負荷が小さくな
って１画素当たりの判定時間を大幅に短縮できる。さら
に、単位画素の良，不良の判定を精密化できるのでテス
ト精度が格段に向上し、高品位の表示装置を選別するこ
とができる。
リックス方式表示装置によると、画素回路の出力信号レ
ベルを基準信号レベルと比較することにより、その画素
回路の良否を判定する判定回路を表示装置内に設けると
ともに、この判定回路に、その基準信号レベルを外部か
ら複数種類のレベルに可変して入力するための外部端子
を設けた構成としたので、複数の判定レベルに対する対
応結果によりトランジスタの駆動能力の差やばらつきを
検出することができ、また、ドット・マトリックス方式
表示装置の外部にこうした判定回路を備えた装置を別途
取りつける必要もなく、判定回路を外部に設ける場合に
比べ、外部との接続線の容量や抵抗等の負荷が小さくな
って１画素当たりの判定時間を大幅に短縮できる。さら
に、単位画素の良，不良の判定を精密化できるのでテス
ト精度が格段に向上し、高品位の表示装置を選別するこ
とができる。
第１図は本発明のドット・マトリックス方式表示装置の
一実施例の構成図、第２図は第１図の判定回路の電気回
路図、第３図は従来装置の構成図である。 Tr1……書き込みトランジスタ Tr2……駆動トランジスタ Tr3……読み出しトランジスタ ４……判定回路 Vs……外部端子
一実施例の構成図、第２図は第１図の判定回路の電気回
路図、第３図は従来装置の構成図である。 Tr1……書き込みトランジスタ Tr2……駆動トランジスタ Tr3……読み出しトランジスタ ４……判定回路 Vs……外部端子
Claims (1)
- 【請求項１】単位画素をマトリックス状に配列し、各画
素にそれぞれ、表示体を駆動する駆動トランジスタと、
駆動のための映像信号を供給する書き込みトランジスタ
と、駆動トランジスタの出力レベルを外部へ引き出すた
めの読み出しトランジスタとを有し、各画素を構成する
画素回路のテストをそれぞれ電気的に行えるようにした
ドット・マトリックス方式表示装置において、上記画素
回路の出力信号レベルを基準信号レベルと比較すること
により、その画素回路の良否を判定する判定回路を当該
表示装置内に設けるとともに、この判定回路に、上記基
準信号レベルを外部から複数種類のレベルに可変して入
力するための外部端子を設けたことを特徴とするドット
・マトリックス方式表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209084A JPH0697380B2 (ja) | 1985-09-20 | 1985-09-20 | ドツト・マトリツクス方式表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209084A JPH0697380B2 (ja) | 1985-09-20 | 1985-09-20 | ドツト・マトリツクス方式表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267479A JPS6267479A (ja) | 1987-03-27 |
| JPH0697380B2 true JPH0697380B2 (ja) | 1994-11-30 |
Family
ID=16567002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209084A Expired - Lifetime JPH0697380B2 (ja) | 1985-09-20 | 1985-09-20 | ドツト・マトリツクス方式表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697380B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590553B1 (en) | 1999-07-23 | 2003-07-08 | Nec Corporation | Liquid crystal display device and method for driving the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738498A (en) * | 1980-08-21 | 1982-03-03 | Suwa Seikosha Kk | Testing system for active matrix substrate |
| JPS5799688A (en) * | 1980-12-11 | 1982-06-21 | Sharp Kk | Display driving circuit |
-
1985
- 1985-09-20 JP JP60209084A patent/JPH0697380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6267479A (ja) | 1987-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |