JPH0697288A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0697288A JPH0697288A JP24095492A JP24095492A JPH0697288A JP H0697288 A JPH0697288 A JP H0697288A JP 24095492 A JP24095492 A JP 24095492A JP 24095492 A JP24095492 A JP 24095492A JP H0697288 A JPH0697288 A JP H0697288A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、コンタクト孔を介して下層配線と接続す
る上層配線を備えた半導体装置及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a semiconductor device having an upper layer wiring connected to a lower layer wiring through a contact hole and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来から、ＬＳＩ（Large Scale Integr
ated Circuit）の高集積化・高密度化を実現するため、
デバイスの微細化が行われている。そして、このデバイ
スの微細化により、ＭＯＳ（Metal Oxide Semiconducto
r ）デバイスが高性能、且つ、高速になった反面、各種
寄生素子の抵抗及び容量が回路特性に与える影響が大き
くなってきている。2. Description of the Related Art Conventionally, LSI (Large Scale Integration)
ated circuit) to achieve high integration and high density.
The device is being miniaturized. Due to the miniaturization of this device, MOS (Metal Oxide Semiconducto)
r) While the device has high performance and high speed, the influence of the resistance and capacitance of various parasitic elements on the circuit characteristics is increasing.
【０００３】ＬＳＩは、表面デバイスであるから、高集
積化は、デバイスの平面寸法を縮小することにより実現
される。そして、デバイスを高速化するためには、寄生
抵抗及び寄生容量を考慮し、縦方向の寸法の縮小（例え
ば、層間絶縁膜の薄膜化）を極力抑える必要がある。し
かしながら、デバイスの縦方向の寸法を縮小することを
抑えることは、下層配線と上層配線との接続を行うコン
タクト孔のアスペクト比の増加を意味することになる。
従って、前記コンタクト部における配線のステップカバ
レッジの低下を招くという問題があった。このため、前
記コンタクト孔部における配線抵抗が増大したり、エレ
クトロマイグレーションやストレスマイグレーションが
発生して、配線が断線するという問題が生じていた。Since an LSI is a surface device, high integration is realized by reducing the planar size of the device. In order to increase the speed of the device, it is necessary to consider the parasitic resistance and the parasitic capacitance and to suppress the reduction of the vertical dimension (for example, thinning of the interlayer insulating film) as much as possible. However, suppressing the reduction in the vertical dimension of the device means increasing the aspect ratio of the contact hole for connecting the lower layer wiring and the upper layer wiring.
Therefore, there is a problem that the step coverage of the wiring in the contact portion is deteriorated. Therefore, there has been a problem that wiring resistance is increased in the contact hole portion, electromigration or stress migration occurs, and the wiring is broken.
【０００４】そこで、このような問題を解決する対策と
して、Ｈａｚｕｋｉらが、『Symp.VLSI Tech., Digest
of Technical Papers, p18 (1982) 』で紹介している
ように、等方性エッチングと異方性エッチングとを組み
合わせて前記コンタクト孔を形成することで、半導体基
板に対して略垂直に形成した下部コンタクト孔と、ラウ
ンド形状を有し、開口部が接続部より広い上部コンタク
ト孔と、から構成されるコンタクト孔を提供している。As a countermeasure for solving such a problem, Hazuki et al., "Symp.VLSI Tech., Digest.
of Technical Papers, p18 (1982) ”, the contact hole is formed by combining isotropic etching and anisotropic etching to form a lower portion formed substantially perpendicular to the semiconductor substrate. The present invention provides a contact hole including a contact hole and an upper contact hole having a round shape and an opening wider than a connecting portion.
【０００５】また、下層配線上に、リフロー性を有する
層間絶縁膜を形成し、この層間絶縁膜に、コンタクト孔
を開口した後、当該層間絶縁膜をリフローし、前記コン
タクト孔のエッジを滑らかにする方法も知られている。
さらに、近年では、Ｇ．Ｃ．Ｓｍｉｔｈが、『Proc. 3r
d Int. IEEE VLSI Multilevel Interconnection Confer
ence, p403 (1986) 』で紹介しているように、ＣＶＤ
（Chemical Vapor Deposition ）法により、コンタクト
孔が開口された層間絶縁膜の全面に、タングステンを堆
積した（『ブランケットＣＶＤタングステン』という）
後、このタングステン層をエッチバックして、当該コン
タクト孔内に、タングステンプラグを形成する方法（埋
め込みタングステン法）が知られている。この方法は、
コンタクト孔部における配線のステップカバレッジの向
上、配線の信頼性の向上という点で、非常に有効であ
り、アスペクト比が１以上のコンタクト孔にも、タング
ステンプラグを簡単に形成することができる利点を有し
ている。Further, an interlayer insulating film having a reflow property is formed on the lower layer wiring, a contact hole is opened in the interlayer insulating film, and then the interlayer insulating film is reflowed so that the edge of the contact hole is smoothed. It is also known how to do it.
Furthermore, in recent years, G. C. Smith says "Proc. 3r
d Int. IEEE VLSI Multilevel Interconnection Confer
ence, p403 (1986) ”.
By the (Chemical Vapor Deposition) method, tungsten was deposited on the entire surface of the interlayer insulating film in which the contact holes were opened (referred to as "blanket CVD tungsten").
After that, a method (buried tungsten method) of forming a tungsten plug in the contact hole by etching back the tungsten layer is known. This method
It is very effective in improving the step coverage of the wiring in the contact hole portion and improving the reliability of the wiring, and has an advantage that a tungsten plug can be easily formed even in a contact hole having an aspect ratio of 1 or more. Have
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前記コ
ンタクト孔内にタングステンプラグを形成する従来例
は、ブランケットＣＶＤタングステンの成長過程で使用
するＷＦ6 （フッ化タングステン）が半導体基板に悪影
響を及ぼし、当該半導体基板にダメージが入るという問
題があった。However, in the conventional example in which the tungsten plug is formed in the contact hole, WF 6 (tungsten fluoride) used in the blanket CVD tungsten growth process adversely affects the semiconductor substrate. There is a problem that the semiconductor substrate is damaged.
【０００７】そこで、このダメージの発生を防止するた
めに、前記ブランケットＣＶＤタングステンを成長させ
る前に、コンタクト孔の内面に、例えば、チタンナイチ
ライド等からなる密着層を形成することが必須となって
いる。しかしながら、前記密着層は、現状ではスパッタ
堆積法により形成しているため、コンタクト孔のアスペ
クト比が１．４以上ある場合は、スパッタ堆積によりコ
ンタクト孔底部（半導体基板との界面）に形成された密
着層の膜厚が薄くなるという問題があった。従って、前
記密着層が形成されたコンタクト孔内に、タングステン
プラグを完全に埋め込んだとしても、接合リークの発生
やコンタクト抵抗の増大等が懸念される。このため、前
記タングステンプラグは、ＣＶＤ法で形成しても、スパ
ッタ堆積法による密着層の限界により、アスペクト比の
上限が決定してしまうという問題があった。Therefore, in order to prevent the occurrence of this damage, it is essential to form an adhesion layer made of, for example, titanium nitride on the inner surface of the contact hole before growing the blanket CVD tungsten. There is. However, since the adhesion layer is currently formed by the sputter deposition method, when the aspect ratio of the contact hole is 1.4 or more, it is formed at the bottom of the contact hole (interface with the semiconductor substrate) by sputter deposition. There is a problem that the film thickness of the adhesion layer becomes thin. Therefore, even if the tungsten plug is completely buried in the contact hole in which the adhesion layer is formed, there is a concern that a junction leak may occur or contact resistance may increase. Therefore, even if the tungsten plug is formed by the CVD method, there is a problem that the upper limit of the aspect ratio is determined by the limit of the adhesion layer formed by the sputter deposition method.
【０００８】本発明は、このような問題を解決すること
を課題とするものであり、高アスペクト比のコンタクト
孔であっても、接合リークの発生やコンタクト抵抗の増
大等を抑制すると共に、配線のステップカバレッジや信
頼性を向上し、より微細化に適したコンタクト孔を備え
た半導体装置の製造方法を提供することを目的とする。An object of the present invention is to solve such a problem. Even in the case of a contact hole having a high aspect ratio, occurrence of junction leak, increase in contact resistance, etc. are suppressed, and wiring is provided. It is an object of the present invention to provide a method for manufacturing a semiconductor device having a contact hole suitable for further miniaturization, which has improved step coverage and reliability.
【０００９】[0009]
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に絶縁膜を介して下層配線
を形成する第１工程と、前記絶縁膜及び下層配線の全面
に、薄いプラズマ酸化膜を形成する第２工程と、前記下
層配線上に形成されたプラズマ酸化膜の一部を選択的に
除去し、この部分に対応する下層配線を露出する第３工
程と、前記選択的除去後のプラズマ酸化膜及び露出した
下層配線の全面に、導電性膜を堆積する第４工程と、前
記選択的除去後のプラズマ酸化膜上に形成された導電性
膜を選択的に除去する第５工程と、前記選択的除去後の
導電性膜及びプラズマ酸化膜の全面に、層間絶縁膜を形
成する第６工程と、前記層間絶縁膜をエッチバックし、
前記導電性膜を露出する第７工程と、前記露出した導電
性膜上及び層間絶縁膜上に、上層配線を形成する第８工
程と、を含むことを特徴とする半導体装置の製造方法を
提供するものである。In order to achieve this object, the present invention provides a first step of forming a lower layer wiring on a semiconductor substrate with an insulating film interposed between the insulating film and the lower layer wiring. A second step of forming a thin plasma oxide film, a third step of selectively removing a portion of the plasma oxide film formed on the lower layer wiring, and exposing a lower layer wiring corresponding to this portion; Fourth step of depositing a conductive film on the entire surface of the plasma oxide film after the selective removal and the exposed lower layer wiring, and selectively removing the conductive film formed on the plasma oxide film after the selective removal A fifth step, a sixth step of forming an interlayer insulating film on the entire surface of the conductive film and the plasma oxide film after the selective removal, and etching back the interlayer insulating film,
A method for manufacturing a semiconductor device, comprising: a seventh step of exposing the conductive film; and an eighth step of forming an upper layer wiring on the exposed conductive film and interlayer insulating film. To do.
【００１０】[0010]
【作用】本発明によれば、前記絶縁膜及び下層配線の全
面に形成した薄いプラズマ酸化膜の一部を選択的に除去
し、該プラズマ酸化膜及び露出した下層配線の全面に、
導電性膜を堆積し、前記選択的除去後のプラズマ酸化膜
上に形成された導電性膜を選択的に除去することで、前
記下層配線上の一部に、該下層配線と接続する導電性膜
を突出形成することができる。ここで、前記プラズマ酸
化膜は、低温で形成できるため、例えば、配線材料とし
てアルミニウム等の低融点金属を使用しても、これに支
障を来すことがない。また、前記プラズマ酸化膜は、緻
密であり、前記導電性膜とのエッチング選択比が高いた
め、当該導電性膜を選択的に除去する際に行うエッチン
グ等の終点となることができる。従って、前記導電性膜
を簡単に突出形成することができる。According to the present invention, a part of the thin plasma oxide film formed on the entire surface of the insulating film and the lower layer wiring is selectively removed, and the entire surface of the plasma oxide film and the exposed lower layer wiring is
By depositing a conductive film and selectively removing the conductive film formed on the plasma oxide film after the selective removal, the conductive film that is connected to the lower layer wiring is partially formed on the lower layer wiring. The membrane can be formed protruding. Here, since the plasma oxide film can be formed at a low temperature, even if a low melting point metal such as aluminum is used as the wiring material, this does not cause any trouble. Further, since the plasma oxide film is dense and has a high etching selection ratio with respect to the conductive film, it can serve as an end point of etching or the like performed when selectively removing the conductive film. Therefore, it is possible to easily form the conductive film by protrusion.
【００１１】次に、前記選択的除去後の導電性膜及びプ
ラズマ酸化膜の全面に層間絶縁膜を形成し、これをエッ
チバックして導電性膜を露出した後、当該導電性膜上及
び層間絶縁膜上に上層配線を形成することで、前記突出
形成された導電性膜を介して下層配線と接続する上層配
線を形成することができる。即ち、前記突出形成された
導電性膜が、前記層間絶縁膜に開口したコンタクト孔内
を埋め込むための埋め込み層に相当するが、この導電性
膜は、従来のコンタクト孔の埋め込み方法とは異なり、
堆積した導電性膜を選択的に除去して形成するため、そ
の膜厚を厚くして、高アスペクト比となっても、ステッ
プカバレッジの低下や断線等が発生することがなく、信
頼性の高い接続を行うことができる。また、層間絶縁膜
の膜厚を厚くすることができるため、配線間容量を低下
することができる。Next, an interlayer insulating film is formed on the entire surface of the conductive film and the plasma oxide film after the selective removal and is etched back to expose the conductive film, and then on the conductive film and the interlayer. By forming the upper layer wiring on the insulating film, it is possible to form the upper layer wiring connected to the lower layer wiring through the conductive film formed to project. That is, the conductive film formed as a protrusion corresponds to a buried layer for filling the inside of the contact hole opened in the interlayer insulating film, but this conductive film is different from the conventional contact hole filling method.
Since the deposited conductive film is selectively removed and formed, even if the film thickness is increased and the aspect ratio is increased, the step coverage is not deteriorated, the disconnection, etc. do not occur, and the reliability is high. The connection can be made. Moreover, since the thickness of the interlayer insulating film can be increased, the inter-wiring capacitance can be reduced.
【００１２】[0012]
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図６は、本発明の実施
例に係る半導体装置の製造工程の一部を示す部分断面図
である。図１に示す工程では、半導体基板１の全面に絶
縁膜２を形成した後、当該絶縁膜２の全面にアルミニウ
ム膜を堆積する。次に、前記アルミニウム膜にパターニ
ングを行い、前記絶縁膜２上の所望位置に下層配線３を
形成する。次いで、前記絶縁膜２及び下層配線３の全面
に、プラズマ法により、膜厚が１００〜２０００Å程度
の薄いプラズマ酸化膜４を、２００〜４００℃程度で形
成する。このプラズマ酸化膜４は、低温で形成すること
ができるため、前記下層配線（アルミニウム膜）に支障
を来すことがない。また、前記プラズマ酸化膜４は、緻
密な膜であり、アルミニウムとのエッチング選択比が高
い性質を有している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment according to the present invention will be described with reference to the drawings. 1 to 6 are partial cross-sectional views showing a part of the manufacturing process of the semiconductor device according to the embodiment of the invention. In the step shown in FIG. 1, after forming the insulating film 2 on the entire surface of the semiconductor substrate 1, an aluminum film is deposited on the entire surface of the insulating film 2. Next, the aluminum film is patterned to form the lower layer wiring 3 at a desired position on the insulating film 2. Then, a thin plasma oxide film 4 having a film thickness of about 100 to 2000 Å is formed on the entire surfaces of the insulating film 2 and the lower layer wiring 3 by a plasma method at about 200 to 400 ° C. Since the plasma oxide film 4 can be formed at a low temperature, it does not hinder the lower layer wiring (aluminum film). The plasma oxide film 4 is a dense film and has a property of having a high etching selection ratio with respect to aluminum.
【００１３】次に、図２に示す工程では、図１に示す工
程で得たプラズマ酸化膜４上に、ポジ型のフォトレジス
ト膜を塗布し、コンタクト孔開口用マスクを用いて当該
フォトレジスト膜をパターニングし、下層配線３上に形
成されたプラズマ酸化膜４の一部（後に形成する上層配
線との接続部分となる領域）を選択的に除去し、この部
分の下層配線３を露出する。Next, in the step shown in FIG. 2, a positive type photoresist film is applied on the plasma oxide film 4 obtained in the step shown in FIG. 1, and the photoresist film is formed using a contact hole opening mask. Is patterned to selectively remove a part of the plasma oxide film 4 formed on the lower layer wiring 3 (a region to be a connection portion with an upper layer wiring to be formed later) to expose the lower layer wiring 3 of this portion.
【００１４】次いで、図３に示す工程では、図２に示す
工程で得たプラズマ酸化膜４及び露出した下層配線３の
全面に、膜厚が、配線層間絶縁膜と同程度（５００〜１
０００ｎｍ程度）のアルミニウムからなる導電性膜５を
堆積する。次に、図４に示す工程では、図３に示す工程
で得た導電性膜５上に、ポジ型のフォトレジスト膜を塗
布した後、前記図２に示す工程で使用したコンタクト孔
開口用マスクの反転マスクを使用して、当該フォトレジ
スト膜をパターニングし、前記プラスマ酸化膜４上に形
成されている導電性膜５を選択的に除去する。また、ネ
ガ型フォトレジスト膜を用い、同一マスクを使用し、パ
ターニングして導電性膜５を選択的に除去してもよい。
ここで、前記プラズマ酸化膜４は、緻密な膜であり、導
電性膜５（アルミニウム）との選択比が高い性質を有し
ているため、該導電性膜５を選択的除去する際に行うエ
ッチング等の終点となることができる。従って、前記導
電性膜５を簡単に突出形成することができる。なお、こ
の突出形成された導電性膜５の膜厚は、前記図３に示す
工程で堆積した導電性膜５の膜厚により決定される。こ
のようにして、前記露出した下層配線３上に、導電性膜
５を突出形成した。なお、この突出形成した導電性膜５
は、従来の半導体装置における層間絶縁膜に形成された
コンタクト孔内を埋め込むための埋め込み層に相当する
ものである。Next, in the step shown in FIG. 3, the film thickness on the entire surface of the plasma oxide film 4 and the exposed lower layer wiring 3 obtained in the step shown in FIG.
A conductive film 5 made of aluminum having a thickness of about 000 nm is deposited. Next, in the step shown in FIG. 4, after the positive type photoresist film is applied on the conductive film 5 obtained in the step shown in FIG. 3, the contact hole opening mask used in the step shown in FIG. The inversion mask is used to pattern the photoresist film, and the conductive film 5 formed on the plasma oxide film 4 is selectively removed. Alternatively, the negative type photoresist film may be used, the same mask may be used, and the conductive film 5 may be selectively removed by patterning.
Here, since the plasma oxide film 4 is a dense film and has a high selection ratio with respect to the conductive film 5 (aluminum), it is performed when the conductive film 5 is selectively removed. It can be the end point of etching or the like. Therefore, the conductive film 5 can be easily formed in a protruding manner. The film thickness of the conductive film 5 formed by the projection is determined by the film thickness of the conductive film 5 deposited in the step shown in FIG. In this way, the conductive film 5 was formed so as to project on the exposed lower layer wiring 3. The conductive film 5 formed by the protrusion
Corresponds to a buried layer for filling the inside of the contact hole formed in the interlayer insulating film in the conventional semiconductor device.
【００１５】次いで、図５に示す工程では、図４に示す
工程で突出形成した導電性膜５及びプラズマ酸化膜４の
全面に、絶縁膜６を形成する。次に、前記突出形成した
導電性膜５が露出するまで、前記絶縁膜６をレジストエ
ッチバックする。このようにして、プラズマ酸化膜４及
び絶縁膜６からなる層間絶縁膜８を形成した。ここで、
前記層間絶縁膜８の膜厚は、前記突出形成した導電性膜
５の膜厚により決定される。即ち、前記導電性膜５の膜
厚を厚くすれば、層間絶縁膜８の膜厚を厚くすることが
でき、配線間容量を減少することができる。前記突出形
成された導電性膜５は、従来のコンタクト孔の埋め込み
方法とは異なり、堆積した導電性膜を選択的に除去して
形成するため、その膜厚が厚くなってもステップカバレ
ッジの低下や断線が起こるこがなく、精度良く形成する
ことができる。従って、信頼性の高い接続を行うことが
できる。Next, in a step shown in FIG. 5, an insulating film 6 is formed on the entire surface of the conductive film 5 and the plasma oxide film 4 formed by the projection shown in FIG. Next, the insulating film 6 is resist-etched back until the conductive film 5 formed by protrusion is exposed. Thus, the interlayer insulating film 8 including the plasma oxide film 4 and the insulating film 6 was formed. here,
The film thickness of the interlayer insulating film 8 is determined by the film thickness of the conductive film 5 formed as the protrusion. That is, if the film thickness of the conductive film 5 is increased, the film thickness of the interlayer insulating film 8 can be increased and the inter-wiring capacitance can be reduced. Unlike the conventional method of filling contact holes, the conductive film 5 formed by protrusion is formed by selectively removing the deposited conductive film, so that the step coverage is reduced even if the film thickness is increased. It is possible to form with high accuracy without causing wire breakage. Therefore, highly reliable connection can be performed.
【００１６】次に、図６に示す工程では、図５に示す工
程で得た層間絶縁膜８及び露出した導電性膜５の全面に
アルミニウム膜を堆積した後、これをパターニングし、
前記導電性膜５を介して下層配線３と接続する上層配線
７を形成する。その後、所望の工程を行い半導体装置を
完成する。なお、本実施例では、下層配線３及び上層配
線７を構成する配線材料として、アルミニウムを使用し
たが、これに限らず、アルミニウム合金や高融点金属
等、他の配線材料を使用してもよいことは勿論である。Next, in the step shown in FIG. 6, an aluminum film is deposited on the entire surface of the interlayer insulating film 8 and the exposed conductive film 5 obtained in the step shown in FIG.
An upper layer wiring 7 connected to the lower layer wiring 3 via the conductive film 5 is formed. Then, desired steps are performed to complete the semiconductor device. In the present embodiment, aluminum is used as the wiring material forming the lower layer wiring 3 and the upper layer wiring 7, but the wiring material is not limited to this, and other wiring materials such as aluminum alloy and refractory metal may be used. Of course.
【００１７】また、本実施例では、導電性膜５としてア
ルミニウムを使用したが、これに限らず、アルミニウム
合金や高融点金属等、他の導電性材料を使用してもよ
い。そして、図４に示す工程では、図２に示す工程で使
用したコンタクト孔開口用マスクの反転マスクを使用
し、ポジ型のフォトレジスト膜をパターニングして、導
電性膜５を突出形成したが、これに限らず、ネガ型のフ
ォトレジストを使用すれば、図２に示す工程で使用した
コンタクト孔開口用マスクを使用することもできる。Although aluminum is used as the conductive film 5 in this embodiment, the conductive film 5 is not limited to this, and other conductive materials such as aluminum alloy and refractory metal may be used. Then, in the step shown in FIG. 4, the inversion mask of the contact hole opening mask used in the step shown in FIG. 2 was used to pattern the positive photoresist film to form the conductive film 5 in a protruding manner. Not limited to this, if a negative photoresist is used, the contact hole opening mask used in the step shown in FIG. 2 can be used.
【００１８】また、本発明は、下層配線としてゲート電
極を形成し、このゲート電極と上層配線を接続する場合
にも応用できることは勿論である。Of course, the present invention can be applied to the case where a gate electrode is formed as a lower layer wiring and the gate electrode is connected to the upper layer wiring.
【００１９】[0019]
【発明の効果】以上説明したように、本発明によれば、
上層配線と下層配線との接続を行うコンタクト孔内に埋
め込まれるべき導電性膜を、従来のコンタクト孔の埋め
込み方法とは異なり、予め、全面に堆積した導電性膜を
選択的に除去して形成する方法をとっている。従って、
前記導電性膜の膜厚を厚くして（これに伴って、層間絶
縁膜の膜厚も厚くなる）高アスペクト比となっても、ス
テップカバレッジの低下や断線等が発生することがな
い。また、前記プラズマ酸化膜が、前記導電性膜の選択
的除去を行う際に行うエッチング等の終点となるため、
当該導電性膜を簡単且つ良好に形成することができる。
従って、信頼性の高い接続を行うことができると共に、
配線間容量を低下することができる。この結果、高アス
ペクト比のコンタクト孔であっても、接合リークの発生
やコンタクト抵抗の増大等を抑制すると共に、配線のス
テップカバレッジや信頼性を向上し、より微細化に適し
たコンタクト孔を備えた半導体装置を提供することがで
きる。As described above, according to the present invention,
Unlike the conventional contact hole filling method, the conductive film to be embedded in the contact hole for connecting the upper layer wiring and the lower layer wiring is formed by selectively removing the conductive film deposited on the entire surface in advance. How to do it. Therefore,
Even if the thickness of the conductive film is increased (the thickness of the interlayer insulating film is increased accordingly) and the aspect ratio is increased, the step coverage is not deteriorated and the disconnection does not occur. Further, since the plasma oxide film serves as an end point of etching or the like performed when selectively removing the conductive film,
The conductive film can be formed easily and satisfactorily.
Therefore, it is possible to make a highly reliable connection and
The inter-wiring capacitance can be reduced. As a result, even if the contact hole has a high aspect ratio, it is possible to suppress the occurrence of junction leak and increase the contact resistance, improve the step coverage and reliability of the wiring, and provide the contact hole suitable for further miniaturization. A semiconductor device can be provided.
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 1 is a partial cross-sectional view showing a part of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 3 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 4 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 5 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 6 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
１ 半導体基板 ２ 絶縁膜 ３ 下層配線 ４ プラズマ酸化膜 ５ 導電性膜 ６ 絶縁膜 ７ 上層配線 ８ 層間絶縁膜 1 semiconductor substrate 2 insulating film 3 lower layer wiring 4 plasma oxide film 5 conductive film 6 insulating film 7 upper layer wiring 8 interlayer insulating film
Claims (1)
を形成する第１工程と、前記絶縁膜及び下層配線の全面
に、薄いプラズマ酸化膜を形成する第２工程と、前記下
層配線上に形成されたプラズマ酸化膜の一部を選択的に
除去し、この部分に対応する下層配線を露出する第３工
程と、前記選択的除去後のプラズマ酸化膜及び露出した
下層配線の全面に、導電性膜を堆積する第４工程と、前
記選択的除去後のプラズマ酸化膜上に形成された導電性
膜を選択的に除去する第５工程と、前記選択的除去後の
導電性膜及びプラズマ酸化膜の全面に、層間絶縁膜を形
成する第６工程と、前記層間絶縁膜をエッチバックし、
前記導電性膜を露出する第７工程と、前記露出した導電
性膜上及び層間絶縁膜上に、上層配線を形成する第８工
程と、を含むことを特徴とする半導体装置の製造方法。1. A first step of forming a lower layer wiring on a semiconductor substrate via an insulating film, a second step of forming a thin plasma oxide film on the entire surfaces of the insulating film and the lower layer wiring, and a step of forming the lower layer wiring. A third step of selectively removing a part of the plasma oxide film formed in step (4) and exposing the lower layer wiring corresponding to this part; and the plasma oxide film after the selective removal and the entire surface of the exposed lower layer wiring, Fourth step of depositing a conductive film, fifth step of selectively removing the conductive film formed on the plasma oxide film after the selective removal, and conductive film and plasma after the selective removal A sixth step of forming an interlayer insulating film on the entire surface of the oxide film, and etching back the interlayer insulating film,
7. A method of manufacturing a semiconductor device, comprising: a seventh step of exposing the conductive film; and an eighth step of forming an upper layer wiring on the exposed conductive film and interlayer insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24095492A JPH0697288A (en) | 1992-09-09 | 1992-09-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24095492A JPH0697288A (en) | 1992-09-09 | 1992-09-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697288A true JPH0697288A (en) | 1994-04-08 |
Family
ID=17067126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24095492A Pending JPH0697288A (en) | 1992-09-09 | 1992-09-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697288A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9638507B2 (en) | 2012-01-27 | 2017-05-02 | Faro Technologies, Inc. | Measurement machine utilizing a barcode to identify an inspection plan for an object |
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| US9772394B2 (en) | 2010-04-21 | 2017-09-26 | Faro Technologies, Inc. | Method and apparatus for following an operator and locking onto a retroreflector with a laser tracker |
| US10119805B2 (en) | 2011-04-15 | 2018-11-06 | Faro Technologies, Inc. | Three-dimensional coordinate scanner and method of operation |
| US10267619B2 (en) | 2011-04-15 | 2019-04-23 | Faro Technologies, Inc. | Three-dimensional coordinate scanner and method of operation |
| US10302413B2 (en) | 2011-04-15 | 2019-05-28 | Faro Technologies, Inc. | Six degree-of-freedom laser tracker that cooperates with a remote sensor |
Citations (1)
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| JPH04123458A (en) * | 1990-09-14 | 1992-04-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1992
- 1992-09-09 JP JP24095492A patent/JPH0697288A/en active Pending
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