JPH0695669B2 - 回線切替回路 - Google Patents
回線切替回路Info
- Publication number
- JPH0695669B2 JPH0695669B2 JP13166288A JP13166288A JPH0695669B2 JP H0695669 B2 JPH0695669 B2 JP H0695669B2 JP 13166288 A JP13166288 A JP 13166288A JP 13166288 A JP13166288 A JP 13166288A JP H0695669 B2 JPH0695669 B2 JP H0695669B2
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- Japan
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- circuit
- output
- clock
- data
- data signal
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＮ個の現用回線に対して予備回線が設けられて
いる無線ディジタル伝送システムの回線切替回路に関
し，特にデータ信号の比較により無瞬断で切替えを行う
回線切替回路に関する。
いる無線ディジタル伝送システムの回線切替回路に関
し，特にデータ信号の比較により無瞬断で切替えを行う
回線切替回路に関する。
無線ディジタル伝送システムの現用回線と予備回線とで
並列伝送された２つのデータ信号は，現用回線と予備回
線間の伝搬遅延時間差のためにビット位相が必ずしも一
致しない。また，伝搬遅延時間差は時間的に変動するの
で，この２つのデータ信号間のビット位相ずれも時間的
に変動する。もし，ビット位相が合致していない状態で
現用回線と予備回線との切替えを行うと，切替時にビッ
ト誤りを生じる。
並列伝送された２つのデータ信号は，現用回線と予備回
線間の伝搬遅延時間差のためにビット位相が必ずしも一
致しない。また，伝搬遅延時間差は時間的に変動するの
で，この２つのデータ信号間のビット位相ずれも時間的
に変動する。もし，ビット位相が合致していない状態で
現用回線と予備回線との切替えを行うと，切替時にビッ
ト誤りを生じる。
このビット誤りの発生を回避するため，比較判定回路で
２つのデータ信号間のビット及び位相が合致しているか
どうかを判定し，合致していなければ，列変換回路を制
御することにより相対ビット位相を変えて位相を合致さ
せ，その後に回線切替えを行う。
２つのデータ信号間のビット及び位相が合致しているか
どうかを判定し，合致していなければ，列変換回路を制
御することにより相対ビット位相を変えて位相を合致さ
せ，その後に回線切替えを行う。
第３図は従来の回線切替回路のブロック図である。第４
図は第３図における各部のタイムチャートである。ここ
ではＭ＝４（１列−４列変換）の場合について説明す
る。第一の列変換回路101は，現用回線を介して伝送さ
れてきたクロック11およびデータ信号12を入力とし，比
較判定回路301からの制御信号16に基づいてデータ信号1
2を４列に変換し,4列の４ビット幅のデータ信号14−１
〜14−４を出力するとともに，第一列目の出力データ信
号14−１に対応した４分周クロック13を出力する。第二
の列変換回路201は，予備回線を介して伝送されてきた
クロック21およびデータ信号22を入力とし，比較判定回
路301からの制御信号26に基づいてデータ信号22を４列
に変換し,4列の４ビット幅のデータ信号24−１〜24−４
を出力するとともに，第一列目の出力データ信号24−１
に対応した４分周クロック23を出力する。
図は第３図における各部のタイムチャートである。ここ
ではＭ＝４（１列−４列変換）の場合について説明す
る。第一の列変換回路101は，現用回線を介して伝送さ
れてきたクロック11およびデータ信号12を入力とし，比
較判定回路301からの制御信号16に基づいてデータ信号1
2を４列に変換し,4列の４ビット幅のデータ信号14−１
〜14−４を出力するとともに，第一列目の出力データ信
号14−１に対応した４分周クロック13を出力する。第二
の列変換回路201は，予備回線を介して伝送されてきた
クロック21およびデータ信号22を入力とし，比較判定回
路301からの制御信号26に基づいてデータ信号22を４列
に変換し,4列の４ビット幅のデータ信号24−１〜24−４
を出力するとともに，第一列目の出力データ信号24−１
に対応した４分周クロック23を出力する。
比較判定回路301は，第一の列変換回路101の出力信号14
−１〜14−４と第二の列変換回路201の出力信号24−１
〜24−４とを各々比較することにより，現用回線と予備
回線とで並列伝送されてきた信号の位相が合致している
かどうかを判定して判定信号31を出力するとともに，切
替制御信号35を参照して現在選択されていない側の列変
換回路101（または201）の位相を制御する制御信号16
（または26）を出力する。
−１〜14−４と第二の列変換回路201の出力信号24−１
〜24−４とを各々比較することにより，現用回線と予備
回線とで並列伝送されてきた信号の位相が合致している
かどうかを判定して判定信号31を出力するとともに，切
替制御信号35を参照して現在選択されていない側の列変
換回路101（または201）の位相を制御する制御信号16
（または26）を出力する。
選択回路302は第一の列変換回路101の出力信号14−１〜
14−４と第二の列変換回路201の出力信号24−１〜24−
４とを入力し，切替制御信号35に基づいてどちらか一方
の出力信号を選択し，出力信号32−１〜32−４を送出す
る。
14−４と第二の列変換回路201の出力信号24−１〜24−
４とを入力し，切替制御信号35に基づいてどちらか一方
の出力信号を選択し，出力信号32−１〜32−４を送出す
る。
第三の列変換回路303は，クロック34に基づいて選択回
路302の出力信号32−１〜32−４を４列−１列変換し，
出力信号33を送出する。ここで，クロック34は選択回路
302が選択している側のクロック13（または23）に位相
が合うよう制御されているものとする。
路302の出力信号32−１〜32−４を４列−１列変換し，
出力信号33を送出する。ここで，クロック34は選択回路
302が選択している側のクロック13（または23）に位相
が合うよう制御されているものとする。
上述した従来の回線切替回路は，現用・予備回線間のデ
ータ信号の比較判定を行う段階でのビット幅と切替えを
行う段階でのビット幅が同一という回線構成になってい
る。このため，予備回線受端のデスタッフ系PLLの位相
応答が安定する前に現用・予備回線間のデータ信号の位
相が合致したと判定した場合，切替時には,PLLの位相応
答のゆらぎにより現用・予備回線間のデータ信号の位相
が合致しなくなり，切替動作によりビット誤りを発生す
るという欠点がある。
ータ信号の比較判定を行う段階でのビット幅と切替えを
行う段階でのビット幅が同一という回線構成になってい
る。このため，予備回線受端のデスタッフ系PLLの位相
応答が安定する前に現用・予備回線間のデータ信号の位
相が合致したと判定した場合，切替時には,PLLの位相応
答のゆらぎにより現用・予備回線間のデータ信号の位相
が合致しなくなり，切替動作によりビット誤りを発生す
るという欠点がある。
本発明の回線切替回路は,N個の現用回線に対して予備回
線が設けられている回線切替システムにおいて，現用回
線を介して伝送されてきたデータ信号とクロックとを入
力とし，比較判定回路からの制御信号に基づいてデータ
信号を１列−Ｍ列変換し,M個のデータ信号を出力すると
ともに，入力クロックをＭ分周して第一列目の出力デー
タ信号に対応したＭ分周クロックを出力する第一の列変
換回路と，予備回線を介して伝送されてきたデータ信号
とクロックとを入力とし，前記第一の列変換回路と同様
の処理を行う第二の列変換回路と，前記第一の列変換回
路の出力データ信号とＭ分周クロックとを基にしてＭビ
ット幅のデータ信号をＬビット幅のデータ信号に変換す
る第一のデータ処理回路と，前記第二の列変換回路の出
力データ信号とＭ分周クロックとを基にしてＭビット幅
のデータ信号をＬビット幅のデータ信号に変換する第二
のデータ処理回路と，前記第一のデータ処理回路のＭ個
の出力信号と前記第二のデータ処理回路のＭ個の出力信
号とを各々比較し，該比較結果に基づいて現用回線と予
備回線を並列伝送されてきたデータ信号の位相合致判定
を行い，位相が合致してない場合には前記第一または第
二の列変換回路の位相制御用の前記制御信号を出力する
比較判定回路と，前記第一の列変換回路のＭ個の出力信
号と前記第二の列変換回路のＭ個の出力信号とを入力と
し，切替制御信号によりどちらか一方のＭ個のデータ信
号を出力する選択回路と，該選択回路の第一列目の出力
データ信号に対応したクロックに同期したクロックを入
力とし，該入力クロックに基づいて前記選択回路のＭ個
の出力信号を１列のデータ信号に変換する第三の列変換
回路とから構成される。
線が設けられている回線切替システムにおいて，現用回
線を介して伝送されてきたデータ信号とクロックとを入
力とし，比較判定回路からの制御信号に基づいてデータ
信号を１列−Ｍ列変換し,M個のデータ信号を出力すると
ともに，入力クロックをＭ分周して第一列目の出力デー
タ信号に対応したＭ分周クロックを出力する第一の列変
換回路と，予備回線を介して伝送されてきたデータ信号
とクロックとを入力とし，前記第一の列変換回路と同様
の処理を行う第二の列変換回路と，前記第一の列変換回
路の出力データ信号とＭ分周クロックとを基にしてＭビ
ット幅のデータ信号をＬビット幅のデータ信号に変換す
る第一のデータ処理回路と，前記第二の列変換回路の出
力データ信号とＭ分周クロックとを基にしてＭビット幅
のデータ信号をＬビット幅のデータ信号に変換する第二
のデータ処理回路と，前記第一のデータ処理回路のＭ個
の出力信号と前記第二のデータ処理回路のＭ個の出力信
号とを各々比較し，該比較結果に基づいて現用回線と予
備回線を並列伝送されてきたデータ信号の位相合致判定
を行い，位相が合致してない場合には前記第一または第
二の列変換回路の位相制御用の前記制御信号を出力する
比較判定回路と，前記第一の列変換回路のＭ個の出力信
号と前記第二の列変換回路のＭ個の出力信号とを入力と
し，切替制御信号によりどちらか一方のＭ個のデータ信
号を出力する選択回路と，該選択回路の第一列目の出力
データ信号に対応したクロックに同期したクロックを入
力とし，該入力クロックに基づいて前記選択回路のＭ個
の出力信号を１列のデータ信号に変換する第三の列変換
回路とから構成される。
次に，本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第２図
は第１図における各部のタイムチャートである。第３図
と共通する部分は同一符号にて示す。
は第１図における各部のタイムチャートである。第３図
と共通する部分は同一符号にて示す。
ここではＭ＝4,L＝２として説明する。
第一の列変換回路101,第二の列変換回路201,選択回路30
2,第三の列変換回路の動作は従来例と同じなので説明を
省略する。第一のデータ処理回路102は第一の列変換回
路101の出力クロック13に基づいて４ビット幅の入力デ
ータ信号14−１〜14−４を２ビット幅のデータ信号15−
１〜15−４に変換する。例えば,2ビット幅のデータ信号
以外の２ビットについては“L"（ローレベル）とする。
2,第三の列変換回路の動作は従来例と同じなので説明を
省略する。第一のデータ処理回路102は第一の列変換回
路101の出力クロック13に基づいて４ビット幅の入力デ
ータ信号14−１〜14−４を２ビット幅のデータ信号15−
１〜15−４に変換する。例えば,2ビット幅のデータ信号
以外の２ビットについては“L"（ローレベル）とする。
第二のデータ処理回路202は第二の列変換回路201の出力
クロック23に基づいて４ビット幅の入力データ信号24−
１〜24−４を２ビット幅のデータ信号25−１〜25−４に
変換する。例えば,2ビット幅のデータ信号以外の２ビッ
トについては“H"（ハイレベル）とする。
クロック23に基づいて４ビット幅の入力データ信号24−
１〜24−４を２ビット幅のデータ信号25−１〜25−４に
変換する。例えば,2ビット幅のデータ信号以外の２ビッ
トについては“H"（ハイレベル）とする。
比較判定回路301の動作は従来と同じである。
比較判定回路301は第一のデータ処理回路102の出力信号
15−１〜15−４と第二のデータ処理回路202の出力信号2
5−１〜25−４とを各各比較し，現用回線と予備回線と
を並列伝送されてきた信号の位相が合致しているかどう
かの判定を行うとともに，位相が合致していない場合に
は制御信号16（または26）で第一（または第二）の列変
換回路の位相を制御する。
15−１〜15−４と第二のデータ処理回路202の出力信号2
5−１〜25−４とを各各比較し，現用回線と予備回線と
を並列伝送されてきた信号の位相が合致しているかどう
かの判定を行うとともに，位相が合致していない場合に
は制御信号16（または26）で第一（または第二）の列変
換回路の位相を制御する。
本発明の回線切替回路では，現用・予備回線間のデータ
信号の比較判定を行う段階でのビット幅に比べて切替え
を行う段階でのビット幅の方が広い。このため，予備回
線受端デスタッフ系PLLの位相応答によるゆらぎが存在
しても上記ビット幅の差により位相のゆらぎを吸収でき
るので，切替時にビット誤りが発生するのを回避するこ
とができる。
信号の比較判定を行う段階でのビット幅に比べて切替え
を行う段階でのビット幅の方が広い。このため，予備回
線受端デスタッフ系PLLの位相応答によるゆらぎが存在
しても上記ビット幅の差により位相のゆらぎを吸収でき
るので，切替時にビット誤りが発生するのを回避するこ
とができる。
なお，本実施例は，説明の便宜上，従来例とＭを等しく
してＭ＝4,L＝２としたが，従来例と同様の位相合致範
囲を得たい場合には,L＝４とすれば良いことは明白であ
る。
してＭ＝4,L＝２としたが，従来例と同様の位相合致範
囲を得たい場合には,L＝４とすれば良いことは明白であ
る。
以上説明したように本発明は，現用回線と予備回線とで
伝送されてきたデータ信号の位相合致可能なビット幅
（位相合致範囲）に比べて無瞬断で切替えを行なえるビ
ット幅（切替範囲）の方が広い回路構成とすることによ
り，切替シーケンスにおける予備回線受端デスタック系
PLLの位相のゆらぎを上記ビット幅の差により吸収する
ことができるので，無瞬断で切替えができるという効果
がある。
伝送されてきたデータ信号の位相合致可能なビット幅
（位相合致範囲）に比べて無瞬断で切替えを行なえるビ
ット幅（切替範囲）の方が広い回路構成とすることによ
り，切替シーケンスにおける予備回線受端デスタック系
PLLの位相のゆらぎを上記ビット幅の差により吸収する
ことができるので，無瞬断で切替えができるという効果
がある。
第１図は本発明の一実施例のブロック図，第２図は第１
図における各部のタイムチャート，第３図は従来の回線
切替回路のブロック図例，第４図は第３図における各部
のタイムチャートである。 101……第一の列変換回路,102……第一のデータ処理回
路,201……第二の列変換回路,202……第二のデータ処理
回路,301……比較判定回路,302……選択回路,303……第
三の列変換回路。
図における各部のタイムチャート，第３図は従来の回線
切替回路のブロック図例，第４図は第３図における各部
のタイムチャートである。 101……第一の列変換回路,102……第一のデータ処理回
路,201……第二の列変換回路,202……第二のデータ処理
回路,301……比較判定回路,302……選択回路,303……第
三の列変換回路。
Claims (1)
- 【請求項１】Ｎ（１）個の現用回線に対して予備回線
が設けられている回線切替システムにおいて； 現用回線を介して伝送されてきたデータ信号とクロック
とを入力とし，比較判定回路からの制御信号に基づいて
データ信号を１列−Ｍ（２）列変換し,M個のデータ信
号を出力するとともに，入力クロックをＭ分周して第一
列目の出力データ信号に対応したＭ分周クロックを出力
する第一の列変換回路と； 予備回線を介して伝送されてきたデータ信号とクロック
とを入力とし，前記第一の列変換回路と同様の処理を行
う第二の列変換回路と； 前記第一の列変換回路の出力データ信号とＭ分周クロッ
クとを基にしてＭビット幅のデータ信号をＬ（＜Ｍ）ビ
ット幅のデータ信号に変換する第一のデータ処理回路
と； 前記第二の列変換回路の出力データ信号とＭ分周クロッ
クとを基にしてＭビット幅のデータ信号をＬビット幅の
データ信号に変換する第二のデータ処理回路と； 前記第一のデータ処理回路のＭ個の出力信号と前記第二
のデータ処理回路のＭ個の出力信号とを各々比較し，該
比較結果に基づいて現用回線と予備回線を並列伝送され
てきたデータ信号の位相合致判定を行い，位相が合致し
てない場合には前記第一または第二の列変換回路の位相
制御用の前記制御信号を出力する比較判定回路と； 前記第一の列変換回路のＭ個の出力信号と前記第二の列
変換回路のＭ個の出力信号とを入力とし，切替制御信号
によりどちらか一方のＭ個のデータ信号を出力する選択
回路と； 該選択回路の第一列目の出力データ信号に対応したクロ
ックに同期したクロックを入力とし，該クロックに基づ
いて前記選択回路のＭ個の出力信号を１列のデータ信号
に変換する第三の列変換回路とから成ることを特徴とす
る回線切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166288A JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166288A JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302933A JPH01302933A (ja) | 1989-12-06 |
| JPH0695669B2 true JPH0695669B2 (ja) | 1994-11-24 |
Family
ID=15063294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13166288A Expired - Fee Related JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695669B2 (ja) |
-
1988
- 1988-05-31 JP JP13166288A patent/JPH0695669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01302933A (ja) | 1989-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |