JPH01302933A - 回線切替回路 - Google Patents
回線切替回路Info
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- JPH01302933A JPH01302933A JP13166288A JP13166288A JPH01302933A JP H01302933 A JPH01302933 A JP H01302933A JP 13166288 A JP13166288 A JP 13166288A JP 13166288 A JP13166288 A JP 13166288A JP H01302933 A JPH01302933 A JP H01302933A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 37
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮ個の現用回線に対して予備回線が設けられて
いる無線ディジタル伝送システムの回線切替回路に関し
、特にデータ信号の比較により無瞬断で切替えを行う回
線切替回路に関する。
いる無線ディジタル伝送システムの回線切替回路に関し
、特にデータ信号の比較により無瞬断で切替えを行う回
線切替回路に関する。
無線ディジタル伝送システムの現用回線と予備回線とで
並列伝送された２つのデータ信号は、現用回線と予備回
線間の伝搬遅延時間差のためにビット位相が必ずしも一
致しない。捷た。伝搬遅延時間差は時間的に変動するの
で、この２つのデータ信号間のビット位相ずれも時間的
に変動する。
並列伝送された２つのデータ信号は、現用回線と予備回
線間の伝搬遅延時間差のためにビット位相が必ずしも一
致しない。捷た。伝搬遅延時間差は時間的に変動するの
で、この２つのデータ信号間のビット位相ずれも時間的
に変動する。
もし、ビット位相が合致していない状態で現用回線と予
備回線との切替えを行うと、切替時にビット誤シを生じ
る。
備回線との切替えを行うと、切替時にビット誤シを生じ
る。
このビット誤シの発生を回避するため、比較判定回路で
２つのデータ信号間のビット及び位相が合致しているか
どうかを判定し１合致していなければ１列変換回路を制
御することによシ相対ビット位相を変えて位相を合致さ
せ、その後に回線切替えを行う。
２つのデータ信号間のビット及び位相が合致しているか
どうかを判定し１合致していなければ１列変換回路を制
御することによシ相対ビット位相を変えて位相を合致さ
せ、その後に回線切替えを行う。
第３図は従来の回線切替回路のブロック図である。第４
図は第３図における各部のタイムチャートである。ここ
ではＭ＝４（１列−４列変換）の場合について説明する
。
図は第３図における各部のタイムチャートである。ここ
ではＭ＝４（１列−４列変換）の場合について説明する
。
第一の列変換回路１０１ば、現用回線を介して伝送され
てきたクロック１１およびデータ信号１２を入力とし、
比較判定回路３０１からの制御信号１６に基づいてデー
タ信号１２を４列に変換し、４列の４ビット幅のデータ
信号１４−１〜１４−４を出力するとともに、第一列目
の出力データ信号１４−１に対応した４分周クロック１
３を出力する。第二の列変換回路２０１は、予備回線を
介して伝送されてきたクロック２１およびデータ信号２
２を入力とし、比較判定回路３０１からの制御信号２６
に基づいてデータ信号２２を４列に変換し、４列の４ビ
ット幅のデータ信号２４−１〜２４−４を出力するとと
もに、第一列目の出力データ信号２４−１に対応した４
分周クロック２３を出力する。
てきたクロック１１およびデータ信号１２を入力とし、
比較判定回路３０１からの制御信号１６に基づいてデー
タ信号１２を４列に変換し、４列の４ビット幅のデータ
信号１４−１〜１４−４を出力するとともに、第一列目
の出力データ信号１４−１に対応した４分周クロック１
３を出力する。第二の列変換回路２０１は、予備回線を
介して伝送されてきたクロック２１およびデータ信号２
２を入力とし、比較判定回路３０１からの制御信号２６
に基づいてデータ信号２２を４列に変換し、４列の４ビ
ット幅のデータ信号２４−１〜２４−４を出力するとと
もに、第一列目の出力データ信号２４−１に対応した４
分周クロック２３を出力する。
比較判定回路３．０１Ｈ，第一の列変換回路１０１の出
力信号１４−１〜１４−４と第二の列変換回路２０１の
出力信号２４−１〜２４−４とを各々比較することによ
シ、現用回線と予備回線とで並列伝送されてきた信号の
位相が合致しているかどうかを判定して判定信号３１を
出力するとともに。
力信号１４−１〜１４−４と第二の列変換回路２０１の
出力信号２４−１〜２４−４とを各々比較することによ
シ、現用回線と予備回線とで並列伝送されてきた信号の
位相が合致しているかどうかを判定して判定信号３１を
出力するとともに。
切替制御信号３５を参照して現在選択されていない側の
列変換回路１０１（または２０１）の位相を制御する制
御信号１６（または２６）を出力する。
列変換回路１０１（または２０１）の位相を制御する制
御信号１６（または２６）を出力する。
選択回路３０２は第一の列変換回路１０１の出力信号１
４−１〜１４−４と第二の列変換回路２０１の出力信号
２４−１〜２４−４とを入力し。
４−１〜１４−４と第二の列変換回路２０１の出力信号
２４−１〜２４−４とを入力し。
切替制御信号３５に基づいてどちらか一方の出力信号を
選択し、出力信号３２−１〜３２−４を送出する。
選択し、出力信号３２−１〜３２−４を送出する。
第三の列変換回路３０３は、クロック３４に基づいて選
択回路３０２の出力信号３２−１〜３２−４を４列−１
列変換し、出力信号３３を送出する。
択回路３０２の出力信号３２−１〜３２−４を４列−１
列変換し、出力信号３３を送出する。
ここで、クロック３４は選択回路３０２が選択している
側のクロック１３（またば２３）に位相が合うよう制御
されているものとする。
側のクロック１３（またば２３）に位相が合うよう制御
されているものとする。
上述した従来の回線切替回路は、現用・予備回線間のデ
ータ信号の比較判定を行う段階でのビット幅と切替えを
行う段階でのビット幅が同一という回路構成になってい
る。このため、予備回線受端のデスタッフ系ＰＬＬの位
相応答が安定する前に現用・予備回線間のデータ信号の
位相が合致したと判定した場合、切替時には、 ＰＬＬ
の位相応答のゆらぎによシ現用・予備回線間のデータ信
号の位相が合致しなくなシ、切替動作によシビノト誤シ
を発生するという欠点がある。
ータ信号の比較判定を行う段階でのビット幅と切替えを
行う段階でのビット幅が同一という回路構成になってい
る。このため、予備回線受端のデスタッフ系ＰＬＬの位
相応答が安定する前に現用・予備回線間のデータ信号の
位相が合致したと判定した場合、切替時には、 ＰＬＬ
の位相応答のゆらぎによシ現用・予備回線間のデータ信
号の位相が合致しなくなシ、切替動作によシビノト誤シ
を発生するという欠点がある。
本発明の回線切替回路は、Ｎ個の現用回線に対して予備
回線が設けられている回線切替システムにおいで、現用
回線を介して伝送されてきたデータ信号とクロックとを
入力とし、比較判定回路からの制御信号に基づいてデー
タ信号を１列−Ｍ列変換し１Ｍ個のデータ信号を出力す
るとともに。
回線が設けられている回線切替システムにおいで、現用
回線を介して伝送されてきたデータ信号とクロックとを
入力とし、比較判定回路からの制御信号に基づいてデー
タ信号を１列−Ｍ列変換し１Ｍ個のデータ信号を出力す
るとともに。
入力クロックをＭ分周して第一列目の出力データ信号に
対応したＭ分周クロックを出力する第一の列変換回路と
、予備回線を介して伝送されてきたデータ信号とクロッ
クとを入力とし、前記第一の列変換回路と同様の処理を
行う第二の列変換回路と、前記第一の列変換回路の出力
データ信号とＭ分周クロックとを基にしてＭビット幅の
データ信号をＬビット幅のデータ信号に変換する第一の
データ処理回路と、前記第二の列変換回路の出力データ
信号とＭ分周クロックとを基にしてＭビット幅のデータ
信号をＬビット幅のデータ信号に変換する第二のデータ
処理回路と、前記第一のデータ処理回路のＭ個の出力信
号と前記第二のデータ処理回路のＭ個の出力信号とを各
々比較し、該比較結果に基づいて現用回線と予備回線を
並列伝送されてきたデータ信号の位相合致判定を行い１
位相が合致してない場合には前記第一または第二の列変
換回路の位相制御用の前記制御信号を出力する比較判定
回路と、前記第一の列変換回路のＭ個の出力信号と前記
第二の列変換回路のＭ個の出力信号とを入力とし、切替
制御信号によりどちらか一方のＭ個のデータ信号を出力
する選択回路と、該選択回路の第一列目の出力データ信
号に対応したクロックに同期したクロックを入力とし、
該入力クロックに基づいて前記選択回路のＭ個の出力信
号を１列のデータ信号に変換する第三の列変換回路とか
ら構成される。
対応したＭ分周クロックを出力する第一の列変換回路と
、予備回線を介して伝送されてきたデータ信号とクロッ
クとを入力とし、前記第一の列変換回路と同様の処理を
行う第二の列変換回路と、前記第一の列変換回路の出力
データ信号とＭ分周クロックとを基にしてＭビット幅の
データ信号をＬビット幅のデータ信号に変換する第一の
データ処理回路と、前記第二の列変換回路の出力データ
信号とＭ分周クロックとを基にしてＭビット幅のデータ
信号をＬビット幅のデータ信号に変換する第二のデータ
処理回路と、前記第一のデータ処理回路のＭ個の出力信
号と前記第二のデータ処理回路のＭ個の出力信号とを各
々比較し、該比較結果に基づいて現用回線と予備回線を
並列伝送されてきたデータ信号の位相合致判定を行い１
位相が合致してない場合には前記第一または第二の列変
換回路の位相制御用の前記制御信号を出力する比較判定
回路と、前記第一の列変換回路のＭ個の出力信号と前記
第二の列変換回路のＭ個の出力信号とを入力とし、切替
制御信号によりどちらか一方のＭ個のデータ信号を出力
する選択回路と、該選択回路の第一列目の出力データ信
号に対応したクロックに同期したクロックを入力とし、
該入力クロックに基づいて前記選択回路のＭ個の出力信
号を１列のデータ信号に変換する第三の列変換回路とか
ら構成される。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第２図は第１図における各部のタイムチャートである。
第３図と共通する部分は同一符号にて示す。
ここではＭ＝４．Ｌ＝２として説明する。
第一の列変換回路１０１．第二の列変換回路２０１、選
択回路３０２．第三の列変換回路の動作は従来例と同じ
なので説明を省略する。第一のデータ処理回路１０２は
第一の列変換回路１０１の出力クロック１３に基づいて
４ビツト幅の入力データ信号１４−１〜１４−４を２ビ
ツト幅のデータ信号１５−１〜１５−４に変換する。例
えば、２ビツト幅のデータ信号以外の２ビツトについて
は“Ｌ”（ローレベル）とする。
択回路３０２．第三の列変換回路の動作は従来例と同じ
なので説明を省略する。第一のデータ処理回路１０２は
第一の列変換回路１０１の出力クロック１３に基づいて
４ビツト幅の入力データ信号１４−１〜１４−４を２ビ
ツト幅のデータ信号１５−１〜１５−４に変換する。例
えば、２ビツト幅のデータ信号以外の２ビツトについて
は“Ｌ”（ローレベル）とする。
第二のデータ処理回路２０２は第二の列変換回路２０１
の出力クロック２３に基づいて４ビツト幅の入力データ
信号２４−１〜２４−４を２ビツト幅のデータ信号２５
−１〜２５−４に変換する。例えば。
の出力クロック２３に基づいて４ビツト幅の入力データ
信号２４−１〜２４−４を２ビツト幅のデータ信号２５
−１〜２５−４に変換する。例えば。
２ビツト幅のデータ信号以外の２ビツトについては’Ｈ
”（ハイレベル）とする。
”（ハイレベル）とする。
比較判定回路３０１の動作は従来と同じである。
比較判定回路３０１は第一のデータ処理回路１０２の出
力信号１５−１〜１５−４と第二のデータ処理回路２０
２の出力信号２５−１〜２５−４とを各各比較し、現用
回線と予備回線とを並列伝送されてきた信号の位相が合
致しているかどうかの判定を行うとともに１位相が合致
していない場合には制御信号１６（または２６）で第一
（捷たけ第二）の列変換回路の位相を制御する。
力信号１５−１〜１５−４と第二のデータ処理回路２０
２の出力信号２５−１〜２５−４とを各各比較し、現用
回線と予備回線とを並列伝送されてきた信号の位相が合
致しているかどうかの判定を行うとともに１位相が合致
していない場合には制御信号１６（または２６）で第一
（捷たけ第二）の列変換回路の位相を制御する。
本発明の回線切替回路では、現用・予備回線間のデータ
信号の比較判定を行う段階でのビット幅に比べて切替え
を行う段階でのビット幅の方が広い。このため、予備回
線受端デスタッフ系ＰＬＬの位相応答によるゆらぎが存
在しても上記ビット幅の差によシ位相のゆらぎを吸収で
きるので、切替時にビット誤シが発生するのを回避する
ことができる。
信号の比較判定を行う段階でのビット幅に比べて切替え
を行う段階でのビット幅の方が広い。このため、予備回
線受端デスタッフ系ＰＬＬの位相応答によるゆらぎが存
在しても上記ビット幅の差によシ位相のゆらぎを吸収で
きるので、切替時にビット誤シが発生するのを回避する
ことができる。
なお８本実施例は、説明の便宜上、従来例とＭを等しく
してＭ＝４ 、Ｌ＝２としたが、従来例と同様の位相合
致範囲を得たい場合には、Ｌ−４とすれば良いことは明
白である。
してＭ＝４ 、Ｌ＝２としたが、従来例と同様の位相合
致範囲を得たい場合には、Ｌ−４とすれば良いことは明
白である。
以上説明したように本発明は、現用回線と予備回線とで
伝送されてきたデータ信号の位相合致可能なビット幅（
位相合致範囲）に比べて無瞬断で切替えを行なえるビッ
ト幅（切替範囲）の方が広因回路構成とすることにより
、切替シーケンスにおける予備回線受端デスタッフ系Ｐ
ＬＬの位相のゆらぎを上記ビット幅の差によシ吸収する
ことができるので、無瞬断で切替えができるという効果
がある。
伝送されてきたデータ信号の位相合致可能なビット幅（
位相合致範囲）に比べて無瞬断で切替えを行なえるビッ
ト幅（切替範囲）の方が広因回路構成とすることにより
、切替シーケンスにおける予備回線受端デスタッフ系Ｐ
ＬＬの位相のゆらぎを上記ビット幅の差によシ吸収する
ことができるので、無瞬断で切替えができるという効果
がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図における各部のタイムチャート、第３図は従来の回線
切替回路のブロック図例、第４図は第３図における各部
のタイムチャートである。
図における各部のタイムチャート、第３図は従来の回線
切替回路のブロック図例、第４図は第３図における各部
のタイムチャートである。
Claims (1)
- 【特許請求の範囲】 １、Ｎ（≧１）個の現用回線に対して予備回線が設けら
れている回線切替システムにおいて；現用回線を介して
伝送されてきたデータ信号とクロックとを入力とし、比
較判定回路からの制御信号に基づいてデータ信号を１列
−Ｍ（≧２）列変換し、Ｍ個のデータ信号を出力すると
ともに、入力クロックをＭ分周して第一列目の出力デー
タ信号に対応したＭ分周クロックを出力する第一の列変
換回路と； 予備回線を介して伝送されてきたデータ信号とクロック
とを入力とし、前記第一の列変換回路と同様の処理を行
う第二の列変換回路と； 前記第一の列変換回路の出力データ信号とＭ分周クロッ
クとを基にしてＭビット幅のデータ信号をＬ（＜Ｍ）ビ
ット幅のデータ信号に変換する第一のデータ処理回路と
； 前記第二の列変換回路の出力データ信号とＭ分周クロッ
クとを基にしてＭビット幅のデータ信号をＬビット幅の
データ信号に変換する第二のデータ処理回路と； 前記第一のデータ処理回路のＭ個の出力信号と前記第二
のデータ処理回路のＭ個の出力信号とを各々比較し、該
比較結果に基づいて現用回線と予備回線を並列伝送され
てきたデータ信号の位相合致判定を行い、位相が合致し
てない場合には前記第一または第二の列変換回路の位相
制御用の前記制御信号を出力する比較判定回路と； 前記第一の列変換回路のＭ個の出力信号と前記第二の列
変換回路のＭ個の出力信号とを入力とし、切替制御信号
によりどちらか一方のＭ個のデータ信号を出力する選択
回路と； 該選択回路の第一列目の出力データ信号に対応したクロ
ックに同期したクロックを入力とし、該クロックに基づ
いて前記選択回路のＭ個の出力信号を１列のデータ信号
に変換する第三の列変換回路とから成ることを特徴とす
る回線切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166288A JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13166288A JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302933A true JPH01302933A (ja) | 1989-12-06 |
| JPH0695669B2 JPH0695669B2 (ja) | 1994-11-24 |
Family
ID=15063294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13166288A Expired - Fee Related JPH0695669B2 (ja) | 1988-05-31 | 1988-05-31 | 回線切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695669B2 (ja) |
-
1988
- 1988-05-31 JP JP13166288A patent/JPH0695669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695669B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |