JP2564926B2 - クロックとデータ信号の位相同期回路 - Google Patents
クロックとデータ信号の位相同期回路Info
- Publication number
- JP2564926B2 JP2564926B2 JP1001833A JP183389A JP2564926B2 JP 2564926 B2 JP2564926 B2 JP 2564926B2 JP 1001833 A JP1001833 A JP 1001833A JP 183389 A JP183389 A JP 183389A JP 2564926 B2 JP2564926 B2 JP 2564926B2
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- JP
- Japan
- Prior art keywords
- circuit
- phase
- bit synchronization
- bit
- clock
- Prior art date
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- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速ディジタル信号のクロックとデータ信号
の位相同期回路に関する。
の位相同期回路に関する。
ディジタル回路において、高速の信号を伝送する場
合、論理回路及び伝送路等による伝送の遅延時間がデー
タの周期に比べ相対的に大きくなるため、論理回路及び
配線による遅延時間を０と考える論理的なタイミングか
らのずれが大きくなる。そこで、データ信号とクロック
との位相関係を判定し、所望のタイミングでリタイミン
グするビット位相同期回路が必要となる。この為、従来
は、複数の異なる遅延時間を与えたデータ信号からクロ
ックタイミングにあったものを選び出し、位相同期をと
っていた。この従来技術により位相同期回路には、ディ
ー．ベトル、エム．クライン（D.Boettle,M.Klein）著
“ハイ スピード（140Mbit/s）スイッチング テクニ
ック フォー ブロードバンド コミュニケーション
（High Speed（140Mbit/s）switching techniques for
broadband communications）”、プロシーディング オ
ブ '86 インターナショナル チューリッヒ セミナ
ー C4 97〜100ページ（Proceeding of '86 Internati
onal Zurich Seminar,C4 pp97−100）記載のものが知ら
れている。
合、論理回路及び伝送路等による伝送の遅延時間がデー
タの周期に比べ相対的に大きくなるため、論理回路及び
配線による遅延時間を０と考える論理的なタイミングか
らのずれが大きくなる。そこで、データ信号とクロック
との位相関係を判定し、所望のタイミングでリタイミン
グするビット位相同期回路が必要となる。この為、従来
は、複数の異なる遅延時間を与えたデータ信号からクロ
ックタイミングにあったものを選び出し、位相同期をと
っていた。この従来技術により位相同期回路には、ディ
ー．ベトル、エム．クライン（D.Boettle,M.Klein）著
“ハイ スピード（140Mbit/s）スイッチング テクニ
ック フォー ブロードバンド コミュニケーション
（High Speed（140Mbit/s）switching techniques for
broadband communications）”、プロシーディング オ
ブ '86 インターナショナル チューリッヒ セミナ
ー C4 97〜100ページ（Proceeding of '86 Internati
onal Zurich Seminar,C4 pp97−100）記載のものが知ら
れている。
第３図は従来技術によるクロックとデータ信号の位相
同期回路の構成を示すブロック図である。第４図には第
３図に示す回路に加わる信号のタイミングを示す。
同期回路の構成を示すブロック図である。第４図には第
３図に示す回路に加わる信号のタイミングを示す。
第３、４図を参照して第３図に示すクロックとデータ
信号の位相同期回路の動作を説明する。まず、ゲート回
路301〜303により入力データ信号に遅延時間を与え、第
４図に示すデータ信号D1〜D4を作る。クロックとデータ
信号D1〜D4との位相比較を行なうため、制御回路307に
よりセレクタ304を制御し、データ信号D1〜D4の中から
まずデータ信号D1を選択する。この場合には、位相比較
回路305は第４図に示すように位相比較回路305のリタイ
ミング点であるクロック信号の立上り部分がデータ信号
D1の不確定領域にあることを検出する。このため、制御
回路307はデータ信号としてデータ信号D2を選択し、同
様に位相比較を行なう。すると、データ信号D2において
は位相比較回路305のリタイミング点の前後にあるセッ
トアップ時間ts,ホールト時間th内にデータの不確定領
域があることが検出される。つぎのデータ信号D3ではリ
タイミング点がデータの不確定領域にない為、データ信
号D3をＤタイプフリップフロップDF306の入力データ信
号として用いることにより、誤りなくデータ信号を受信
することができる。
信号の位相同期回路の動作を説明する。まず、ゲート回
路301〜303により入力データ信号に遅延時間を与え、第
４図に示すデータ信号D1〜D4を作る。クロックとデータ
信号D1〜D4との位相比較を行なうため、制御回路307に
よりセレクタ304を制御し、データ信号D1〜D4の中から
まずデータ信号D1を選択する。この場合には、位相比較
回路305は第４図に示すように位相比較回路305のリタイ
ミング点であるクロック信号の立上り部分がデータ信号
D1の不確定領域にあることを検出する。このため、制御
回路307はデータ信号としてデータ信号D2を選択し、同
様に位相比較を行なう。すると、データ信号D2において
は位相比較回路305のリタイミング点の前後にあるセッ
トアップ時間ts,ホールト時間th内にデータの不確定領
域があることが検出される。つぎのデータ信号D3ではリ
タイミング点がデータの不確定領域にない為、データ信
号D3をＤタイプフリップフロップDF306の入力データ信
号として用いることにより、誤りなくデータ信号を受信
することができる。
このような回路を用いることにより、クロックに対し
時間的にずれた位相でデータ信号が入ってきても自動的
にデータ信号の位相を調整することができる。
時間的にずれた位相でデータ信号が入ってきても自動的
にデータ信号の位相を調整することができる。
上述した従来のクロックとデータ信号の位相同期回路
では、位相の検出が受信データ信号を用いて行なわれる
為、データ信号の不確定領域から外れてしまうと正常受
信状態になってしまい、データ信号の受信位相が最適で
あるのか、不確定領域に近付いているのかが判定できな
かった。この為、データ信号の遅延時間の変化が少量で
も遅延量制御が追い付かず、受信データが誤る可能性が
あるという問題点があった。
では、位相の検出が受信データ信号を用いて行なわれる
為、データ信号の不確定領域から外れてしまうと正常受
信状態になってしまい、データ信号の受信位相が最適で
あるのか、不確定領域に近付いているのかが判定できな
かった。この為、データ信号の遅延時間の変化が少量で
も遅延量制御が追い付かず、受信データが誤る可能性が
あるという問題点があった。
本発明のクロックとデータ信号の位相同期回路は、受
信データ信号の位相を最適の位相に制御できる２組のビ
ット同期回路である第１のビット同期回路および第２の
ビット同期回路と、前記第１のビット同期回路および第
２のビット同期回路の選択回路と、前記第１のビット同
期回路および第２のビット同期回路と前記選択回路とを
制御する制御回路とを有し、前記制御回路によりいずれ
か一方のビット同期回路によりデータを受信しつつ他方
のビット同期回路により受信データの位相を最適に制御
し、その後、前記他方のビット同期回路によりデータを
受信するように前記選択回路を切替えるように構成され
る。
信データ信号の位相を最適の位相に制御できる２組のビ
ット同期回路である第１のビット同期回路および第２の
ビット同期回路と、前記第１のビット同期回路および第
２のビット同期回路の選択回路と、前記第１のビット同
期回路および第２のビット同期回路と前記選択回路とを
制御する制御回路とを有し、前記制御回路によりいずれ
か一方のビット同期回路によりデータを受信しつつ他方
のビット同期回路により受信データの位相を最適に制御
し、その後、前記他方のビット同期回路によりデータを
受信するように前記選択回路を切替えるように構成され
る。
また、本発明のクロックとデータ信号の位相同期回路
は、受信データ信号を入力しあらかじめ定められた互い
に異る遅延時間を与えられた複数の受信データ信号を出
力する遅延回路と、制御信号を受けそれぞれ前記遅延回
路から出力された複数の受信データ信号のうちの１つを
選択し出力する第１および第２の選択回路と、前記第１
の選択回路の出力とクロックとの位相を比較する第１の
位相比較回路と、前記第２の選択回路の出力と前記クロ
ックとの位相を比較する第２の位相比較回路と、前記第
１および第２の位相比較回路の比較結果に基づき前記第
１および第２の選択回路に前記制御信号を出力する制御
回路とを有し、前記遅延回路と第１の選択回路と第１の
位相比較回路と制御回路とを含んで第３のビット同期回
路を構成し、前記遅延回路と第２の選択回路と第２の位
相比較回路と制御回路とを含んで第４のビット同期回路
を構成し、前記第３のビット同期回路と第４のビット同
期回路の２組のビット同期回路のうちのいずれか一方の
ビット同期回路により受信データ信号のビット位相同期
をとりつつ、他方のビット同期回路の動作状態を変更し
た後に受信データ信号のビット位相同期をとる回路とし
て前記ビット同期回路を選択するように構成される。
は、受信データ信号を入力しあらかじめ定められた互い
に異る遅延時間を与えられた複数の受信データ信号を出
力する遅延回路と、制御信号を受けそれぞれ前記遅延回
路から出力された複数の受信データ信号のうちの１つを
選択し出力する第１および第２の選択回路と、前記第１
の選択回路の出力とクロックとの位相を比較する第１の
位相比較回路と、前記第２の選択回路の出力と前記クロ
ックとの位相を比較する第２の位相比較回路と、前記第
１および第２の位相比較回路の比較結果に基づき前記第
１および第２の選択回路に前記制御信号を出力する制御
回路とを有し、前記遅延回路と第１の選択回路と第１の
位相比較回路と制御回路とを含んで第３のビット同期回
路を構成し、前記遅延回路と第２の選択回路と第２の位
相比較回路と制御回路とを含んで第４のビット同期回路
を構成し、前記第３のビット同期回路と第４のビット同
期回路の２組のビット同期回路のうちのいずれか一方の
ビット同期回路により受信データ信号のビット位相同期
をとりつつ、他方のビット同期回路の動作状態を変更し
た後に受信データ信号のビット位相同期をとる回路とし
て前記ビット同期回路を選択するように構成される。
さらに、本発明のクロックとデータ信号の位相同期回
路は、前記２組のビット同期回路の出力が一致している
ことを検出する回路を有するように構成される。
路は、前記２組のビット同期回路の出力が一致している
ことを検出する回路を有するように構成される。
また、前記２組のビット同期回路の切替をクロックに
同期して行なうように構成される。
同期して行なうように構成される。
ビット同期回路を２組持つことにより、一方のビット
同期回路でデータ信号の受信を行ない、もう片方のビッ
ト同期回路でデータ信号の不確定領域を検出してデータ
信号に対する最適リタイミング位相を求める事が可能と
なる。したがって、２組のビット同期回路をリタイミン
グ用とデータ信号の位相検出用として交互に使い、２組
のビット同期回路の出力を比較し、一致してからクロッ
クに合せてデータ信号の受信用ビット同期回路を切換え
ることによりデータ信号の受信を誤ることなく常に最適
の遅延量をデータ信号に与えることができる。
同期回路でデータ信号の受信を行ない、もう片方のビッ
ト同期回路でデータ信号の不確定領域を検出してデータ
信号に対する最適リタイミング位相を求める事が可能と
なる。したがって、２組のビット同期回路をリタイミン
グ用とデータ信号の位相検出用として交互に使い、２組
のビット同期回路の出力を比較し、一致してからクロッ
クに合せてデータ信号の受信用ビット同期回路を切換え
ることによりデータ信号の受信を誤ることなく常に最適
の遅延量をデータ信号に与えることができる。
以下に図を参照して本発明の実施例について説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。第１図のクロックとデータ信号の位相同期回路は、
入力がデータ入力端子に接続されたビット同期回路101,
102と、第１及び第２の入力がそれぞれビット同期回路1
01,102の出力に接続されたセレクタ105と、第１及び第
２の入力がそれぞれビット同期回路101,102の出力に接
続されたEXOR104と、第１及び第２の誤り状態入力がそ
れぞれビット同期回路101,102の誤り出力に接続され、
第１及び第２の同期制御出力がそれぞれビット同期回路
101,102の制御入力に接続され、選択制御出力がセレク
タ105の制御入力に接続された制御回路103とから構成さ
れている。ビット同期回路101,102は第３図に示すビッ
ト同期回路から制御回路307を除いたもので構成され、
制御は制御回路103から行なう。
る。第１図のクロックとデータ信号の位相同期回路は、
入力がデータ入力端子に接続されたビット同期回路101,
102と、第１及び第２の入力がそれぞれビット同期回路1
01,102の出力に接続されたセレクタ105と、第１及び第
２の入力がそれぞれビット同期回路101,102の出力に接
続されたEXOR104と、第１及び第２の誤り状態入力がそ
れぞれビット同期回路101,102の誤り出力に接続され、
第１及び第２の同期制御出力がそれぞれビット同期回路
101,102の制御入力に接続され、選択制御出力がセレク
タ105の制御入力に接続された制御回路103とから構成さ
れている。ビット同期回路101,102は第３図に示すビッ
ト同期回路から制御回路307を除いたもので構成され、
制御は制御回路103から行なう。
第１図に示すクロックとデータ信号の位相同期回路で
データ信号のビット位相をクロックにあわせる場合に
は、制御回路103の制御により、まず、ビット同期回路1
01を用いて従来例で説明したようにビット同期をとり、
セレクタ105を制御回路103によってビット同期回路101
の方へ切換える。この状態で、データ信号の受信をしつ
つ、ビット同期回路102ではデータ信号の遅延量を変え
てそれぞれの遅延量においてデータの誤り状態を監視
し、データ信号の不確定領域から最も遠い位相を決定す
る。
データ信号のビット位相をクロックにあわせる場合に
は、制御回路103の制御により、まず、ビット同期回路1
01を用いて従来例で説明したようにビット同期をとり、
セレクタ105を制御回路103によってビット同期回路101
の方へ切換える。この状態で、データ信号の受信をしつ
つ、ビット同期回路102ではデータ信号の遅延量を変え
てそれぞれの遅延量においてデータの誤り状態を監視
し、データ信号の不確定領域から最も遠い位相を決定す
る。
この状態においてビット同期回路101,102の出力をEXO
R104で比較し、一致していれば、セレクタ105をビット
同期回路102の方に切換える。セレクタ105を切換える場
合、内部クロックに同期して切換えれば、切換時にもデ
ータ信号が誤って受信されることはない。もし、受信デ
ータが一致していなければ、もう一度ビット同期回路10
2の遅延量を変える。
R104で比較し、一致していれば、セレクタ105をビット
同期回路102の方に切換える。セレクタ105を切換える場
合、内部クロックに同期して切換えれば、切換時にもデ
ータ信号が誤って受信されることはない。もし、受信デ
ータが一致していなければ、もう一度ビット同期回路10
2の遅延量を変える。
以上、第１の実施例に示した方法により、データの遅
延量が変化したとしても受信中のデータ信号の位相余裕
が少なくなる前に予備のビット同期回路において最適の
リタイミング位相を求めることができ、これを次のリタ
イミング位相とすることにより、常に最適の状態でデー
タ信号を受信することができる。
延量が変化したとしても受信中のデータ信号の位相余裕
が少なくなる前に予備のビット同期回路において最適の
リタイミング位相を求めることができ、これを次のリタ
イミング位相とすることにより、常に最適の状態でデー
タ信号を受信することができる。
次に、第２図に示す本発明の第２の実施例について説
明する。第２図に示すビット位相同期回路は、ゲート回
路201〜203と、第１〜第４の入力がそれぞれデータ入力
212及びゲート回路201〜203の出力に接続されたセレク
タ204,205と、Ｄ入力がそれぞれセレクタ204,205の出力
に接続され、Ｃ入力がクロック端子211に接続されたＤ
タイプ−フリップフロップ（Ｄ−FF）206,207と、第１
の入力がそれぞれセレクタ204,205の出力に接続され、
第２の入力がそれぞれクロック端子211に接続された位
相比較回路208,209と、第１及び第２の入力がそれぞれ
位相比較回路208,209の出力に接続され、第１及び第２
の出力がそれぞれセレクタ204,205の制御入力に接続さ
れた制御回路210とから構成されている。
明する。第２図に示すビット位相同期回路は、ゲート回
路201〜203と、第１〜第４の入力がそれぞれデータ入力
212及びゲート回路201〜203の出力に接続されたセレク
タ204,205と、Ｄ入力がそれぞれセレクタ204,205の出力
に接続され、Ｃ入力がクロック端子211に接続されたＤ
タイプ−フリップフロップ（Ｄ−FF）206,207と、第１
の入力がそれぞれセレクタ204,205の出力に接続され、
第２の入力がそれぞれクロック端子211に接続された位
相比較回路208,209と、第１及び第２の入力がそれぞれ
位相比較回路208,209の出力に接続され、第１及び第２
の出力がそれぞれセレクタ204,205の制御入力に接続さ
れた制御回路210とから構成されている。
第２図に示す回路は、第１図の回路に比べより詳細な
レベルで記述されているが、第２図に示す回路と第１図
に示す回路との構成の相違点は、次の通りである。すな
わち、第１図に示す回路では、ビット同期回路101,102
がそれぞれ第３図に示す遅延回路301〜303を有している
ので、第１図に示す回路としては２組の遅延回路301〜3
03を有しいることになるが、第２図に示す回路では遅延
回路として遅延回路201〜203の１組で構成されている点
が異っている。なお、第１図に示されているEXOR104お
よびセレクタ105は第２図でも第１図の場合と同様に構
成として必要であるが、第２図では省略のために図示さ
れていない。このビット位相同期回路によれば、データ
にかける遅延量を制御回路210で制御することにより第
１図に示すクロックとデータ信号の位相同期回路と同様
の動作が可能である。また、データに遅延をかけるゲー
ト回路201〜203をリタイミング用Ｄ−FF206,207で共用
しているため、ビット同期回路が２組あることによるオ
ーバーヘッドを低減することができる。
レベルで記述されているが、第２図に示す回路と第１図
に示す回路との構成の相違点は、次の通りである。すな
わち、第１図に示す回路では、ビット同期回路101,102
がそれぞれ第３図に示す遅延回路301〜303を有している
ので、第１図に示す回路としては２組の遅延回路301〜3
03を有しいることになるが、第２図に示す回路では遅延
回路として遅延回路201〜203の１組で構成されている点
が異っている。なお、第１図に示されているEXOR104お
よびセレクタ105は第２図でも第１図の場合と同様に構
成として必要であるが、第２図では省略のために図示さ
れていない。このビット位相同期回路によれば、データ
にかける遅延量を制御回路210で制御することにより第
１図に示すクロックとデータ信号の位相同期回路と同様
の動作が可能である。また、データに遅延をかけるゲー
ト回路201〜203をリタイミング用Ｄ−FF206,207で共用
しているため、ビット同期回路が２組あることによるオ
ーバーヘッドを低減することができる。
この場合にはゲート回路３回路分が低減できるだけで
あるが、保証すべき遅延変化量が大きいときには遅延回
路の規模が大きくなるため、有効な手法となる。
あるが、保証すべき遅延変化量が大きいときには遅延回
路の規模が大きくなるため、有効な手法となる。
以上述べたように本発明は、データの遅延が変化した
場合にも受信誤りを起こすことなく動作するという効果
を有する。
場合にも受信誤りを起こすことなく動作するという効果
を有する。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来技術によるクロックとデータ信号の位相同期回路の
構成を示すブロック図、第４図は従来技術によるビット
同期回路の動作を示すタイムチャートである。 101,102……ビット同期回路、103……制御回路、104…
…EXOR、105……セレクタ、204,205……セレクタ、206,
207……Ｄタイプフリップフロップ、208,209……位相比
較回路、210……制御回路、304……セレクタ、305……
位相比較回路、306……Ｄタイプフリップフロップ、307
……制御回路。
図は本発明の第２の実施例を示すブロック図、第３図は
従来技術によるクロックとデータ信号の位相同期回路の
構成を示すブロック図、第４図は従来技術によるビット
同期回路の動作を示すタイムチャートである。 101,102……ビット同期回路、103……制御回路、104…
…EXOR、105……セレクタ、204,205……セレクタ、206,
207……Ｄタイプフリップフロップ、208,209……位相比
較回路、210……制御回路、304……セレクタ、305……
位相比較回路、306……Ｄタイプフリップフロップ、307
……制御回路。
Claims (4)
- 【請求項１】受信データ信号の位相を最適の位相に制御
できる２組のビット同期回路である第１のビット同期回
路および第２のビット同期回路と、前記第１のビット同
期回路および第２のビット同期回路の選択回路と、前記
第１のビット同期回路および第２のビット同期回路と前
記選択回路とを制御する制御回路とを有し、前記制御回
路によりいずれか一方のビット同期回路によりデータを
受信しつつ他方のビット同期回路により受信データの位
相を最適に制御し、その後、前記他方のビット同期回路
によりデータを受信するように前記選択回路を切替える
ことを特徴とするクロックとデータ信号の位相同期回
路。 - 【請求項２】受信データ信号を入力しあらかじめ定めら
れた互いに異る遅延時間を与えられた複数の受信データ
信号を出力する遅延回路と、制御信号を受けそれぞれ前
記遅延回路から出力された複数の受信データ信号のうち
の１つを選択し出力する第１および第２の選択回路と、
前記第１の選択回路の出力とクロックとの位相を比較す
る第１の位相比較回路と、前記第２の選択回路の出力と
前記クロックとの位相を比較する第２の位相比較回路
と、前記第１および第２の位相比較回路の比較結果に基
づき前記第１および第２の選択回路に前記制御信号を出
力する制御回路とを有し、前記遅延回路と第１の選択回
路と第１の位相比較回路と制御回路とを含んで第３のビ
ット同期回路を構成し、前記遅延回路と第２の選択回路
と第２の位相比較回路と制御回路とを含んで第４のビッ
ト同期回路を構成し、前記第３のビット同期回路と第４
のビット同期回路の２組のビット同期回路のうちのいず
れか一方のビット同期回路により受信データ信号のビッ
ト位相同期をとりつつ、他方のビット同期回路の動作状
態を変更した後に受信データ信号のビット位相同期をと
る回路として前記ビット同期回路を選択することを特徴
とするクロックとデータ信号の位相同期回路。 - 【請求項３】前記２組のビット同期回路の出力が一致し
ていることを検出する回路を有することを特徴とする請
求項１または請求項２に記載のクロックとデータ信号の
位相同期信号。 - 【請求項４】前記２組のビット同期回路の切替をクロッ
クに同期して行なうことを特徴とする請求項３に記載の
クロックとデータ信号の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001833A JP2564926B2 (ja) | 1989-01-06 | 1989-01-06 | クロックとデータ信号の位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001833A JP2564926B2 (ja) | 1989-01-06 | 1989-01-06 | クロックとデータ信号の位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02182047A JPH02182047A (ja) | 1990-07-16 |
| JP2564926B2 true JP2564926B2 (ja) | 1996-12-18 |
Family
ID=11512559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001833A Expired - Lifetime JP2564926B2 (ja) | 1989-01-06 | 1989-01-06 | クロックとデータ信号の位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564926B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265535A (ja) * | 1985-09-17 | 1987-03-24 | Nippon Telegr & Teleph Corp <Ntt> | クロツク非同期デ−タ検出方式 |
-
1989
- 1989-01-06 JP JP1001833A patent/JP2564926B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02182047A (ja) | 1990-07-16 |
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