JPH0695614B2 - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH0695614B2 JPH0695614B2 JP63042742A JP4274288A JPH0695614B2 JP H0695614 B2 JPH0695614 B2 JP H0695614B2 JP 63042742 A JP63042742 A JP 63042742A JP 4274288 A JP4274288 A JP 4274288A JP H0695614 B2 JPH0695614 B2 JP H0695614B2
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- JP
- Japan
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- transistor
- terminal
- drain
- source
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増幅回路に関し、特に集積回路の電圧バッファ
回路等に適した増幅回路に関する。
回路等に適した増幅回路に関する。
従来、この種の増幅回路は種々提案されているが、その
中の一つに、第２図に示すようなソース・フォロアー回
路として知られている回路がある。
中の一つに、第２図に示すようなソース・フォロアー回
路として知られている回路がある。
この回路は、トランジスタQ6と定電流源回路IG2とで構
成され、トランジスタQ6のソースは定電流源回路IG2を
介して接地端子に接続されるとともに、信号出力端子TO
に接続され、ドレインは電源で電圧VCC端子に接続さ
れ、ゲートは信号入力端子TIに接続されている。
成され、トランジスタQ6のソースは定電流源回路IG2を
介して接地端子に接続されるとともに、信号出力端子TO
に接続され、ドレインは電源で電圧VCC端子に接続さ
れ、ゲートは信号入力端子TIに接続されている。
信号入力端子TIに印加された入力信号VIは、負荷抵抗に
依存せず、ほぼ電圧利得１で信号出力端子TOに出力信号
VOとして現われ、従って、負荷側を低インピーダンスと
することにより電力利得を得ることができる。
依存せず、ほぼ電圧利得１で信号出力端子TOに出力信号
VOとして現われ、従って、負荷側を低インピーダンスと
することにより電力利得を得ることができる。
上述した従来の増幅回路は、負荷側への吐き出し電流の
供給能力はほぼ無制限であるが吸い込み電流の供給能力
は定電流源回路IG2の電流値で規制される。
供給能力はほぼ無制限であるが吸い込み電流の供給能力
は定電流源回路IG2の電流値で規制される。
従って、負荷抵抗が低く出力信号VOの振幅が大きいとき
は波形歪みを生じ、この波形歪みを抑える為には、定電
流源回路IG2の電流値を大きく設定しておく必要があ
る。これは必然的に消費電力の増加を招き、許容消費電
力の小さい集積回路には適用できないという欠点があっ
た。
は波形歪みを生じ、この波形歪みを抑える為には、定電
流源回路IG2の電流値を大きく設定しておく必要があ
る。これは必然的に消費電力の増加を招き、許容消費電
力の小さい集積回路には適用できないという欠点があっ
た。
本発明の目的は、波形歪みを抑えかつ消費電力を低減す
ることができ、適用範囲を拡大することができる増幅回
路を提供することにある。
ることができ、適用範囲を拡大することができる増幅回
路を提供することにある。
本発明の増幅回路は、ソースを第１の電源電圧端子と接
続した一導電型の第１のトランジスタと、ゲートを前記
信号入力端子と接続しドレインを第１の電源電圧端子と
接続しソースを信号出力端子と接続した逆導電型の第２
のトランジスタと、逆導電型の第３及び第４のトランジ
スタを備えこの第３のトランジスタのドレインを入力端
として前記第１のトランジスタのドレインと接続し前記
第４のトランジスタのドレインを出力端として前記信号
出力端子と接続しこれら第３及び第４のトランジスタの
ソースを第２の電源電圧端子と接続するカレントミラー
回路と、ゲートを信号入力端子と接続しドレインを前記
第１の電源電圧端子と接続しソースを前記第１のトラン
ジスタのゲートと接続した逆導電型の第５のトランジス
タと、一端をこの第５のトランジスタのソースと接続し
他端を前記第２の電源電圧端子と接続した定電流源回路
とを有している。
続した一導電型の第１のトランジスタと、ゲートを前記
信号入力端子と接続しドレインを第１の電源電圧端子と
接続しソースを信号出力端子と接続した逆導電型の第２
のトランジスタと、逆導電型の第３及び第４のトランジ
スタを備えこの第３のトランジスタのドレインを入力端
として前記第１のトランジスタのドレインと接続し前記
第４のトランジスタのドレインを出力端として前記信号
出力端子と接続しこれら第３及び第４のトランジスタの
ソースを第２の電源電圧端子と接続するカレントミラー
回路と、ゲートを信号入力端子と接続しドレインを前記
第１の電源電圧端子と接続しソースを前記第１のトラン
ジスタのゲートと接続した逆導電型の第５のトランジス
タと、一端をこの第５のトランジスタのソースと接続し
他端を前記第２の電源電圧端子と接続した定電流源回路
とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例はソースを電源電圧VCC端子と接続した一導
電型の第１のトランジスタQ1と、ゲートを信号入力端子
TIと接続しソースを電源電圧VCC端子と接続しドレイン
を信号出力端子TOと接続した逆導電型の第２のトランジ
スタQ2と、逆導電型の第３及び第４のトランジスタQ3，
Q4を備え、トランジスタQ3のドレインを入力端としてト
ランジスタQ1のドレインと接続し、トランジスタQ4のド
レインを出力端として信号出力端子TOと接続し、トラン
ジスタQ3，Q4のソースを共に接地端子と接続したカレン
トミラー回路１と、ゲートを信号入力端子TIと接続しド
レインを電源電圧VCC端子と接続しソースをトランジス
タQ1のゲートと接続した逆導電圧の第５のトランジスタ
Q5と一端をこのトランジスタQ5のソースと接続し他端を
接地端子と接続した定電流源回路IG1とから構成された
ソース・フォロアー回路とを有する構成となっている。
電型の第１のトランジスタQ1と、ゲートを信号入力端子
TIと接続しソースを電源電圧VCC端子と接続しドレイン
を信号出力端子TOと接続した逆導電型の第２のトランジ
スタQ2と、逆導電型の第３及び第４のトランジスタQ3，
Q4を備え、トランジスタQ3のドレインを入力端としてト
ランジスタQ1のドレインと接続し、トランジスタQ4のド
レインを出力端として信号出力端子TOと接続し、トラン
ジスタQ3，Q4のソースを共に接地端子と接続したカレン
トミラー回路１と、ゲートを信号入力端子TIと接続しド
レインを電源電圧VCC端子と接続しソースをトランジス
タQ1のゲートと接続した逆導電圧の第５のトランジスタ
Q5と一端をこのトランジスタQ5のソースと接続し他端を
接地端子と接続した定電流源回路IG1とから構成された
ソース・フォロアー回路とを有する構成となっている。
この実施例では、入力信号VIの正の半サイクルでは、出
力電流はトランジスタQ2から供給されるが、このとき、
トランジスタQ2のドレイン電流は出力電流とトランジス
タQ4のドレイン電流であり、入力信号VIによりトランジ
スタQ5がオン、トランジスタQ1がオフ方向に追い込まれ
るので、トランジスタQ4のドレイン電流は小さくなり、
従ってトランジスタQ2のドレイン電流はほぼ出力電流に
等しくなる。
力電流はトランジスタQ2から供給されるが、このとき、
トランジスタQ2のドレイン電流は出力電流とトランジス
タQ4のドレイン電流であり、入力信号VIによりトランジ
スタQ5がオン、トランジスタQ1がオフ方向に追い込まれ
るので、トランジスタQ4のドレイン電流は小さくなり、
従ってトランジスタQ2のドレイン電流はほぼ出力電流に
等しくなる。
また、入力信号VIの負の半サイクルでは、出力電流はト
ランジスタQ4から供給されるが、このとき、入力信号VI
の振幅が大きくなるにつれトランジスタQ1のドレイン電
流も増加し、従ってトランジスタQ4のドレイン電流も増
加して出力電流の増加に対し不足なく供給することがで
き、波形歪みが発生することを防止する。このことから
無信号時のトランジスタQ4のドレイン電流は、入力信号
VIの大振幅時に比べ小さく抑えることができる。
ランジスタQ4から供給されるが、このとき、入力信号VI
の振幅が大きくなるにつれトランジスタQ1のドレイン電
流も増加し、従ってトランジスタQ4のドレイン電流も増
加して出力電流の増加に対し不足なく供給することがで
き、波形歪みが発生することを防止する。このことから
無信号時のトランジスタQ4のドレイン電流は、入力信号
VIの大振幅時に比べ小さく抑えることができる。
さらにトランジスタQ4のドレイン電流は、所謂負帰還に
よる制御ではないので不安定現象は生じない。
よる制御ではないので不安定現象は生じない。
また、無信号時のトランジスタのスレッショルド電圧に
よる消費電流のばらつきを小さくすることができる。
よる消費電流のばらつきを小さくすることができる。
即ち、トランジスタQ4のドレイン電流はトランジスタQ1
のドレイン電流に依存するが、通常、出力信号VOは入力
側の前段の所定の回路に負帰還されて無信号時の出力端
子TOの直流電位が常に所定の基準電圧となるように設定
され、かつトランジスタQ5，Q2は同一導電型，同一構造
となっているので、トランジスタQ1のゲート・ソース電
圧はほぼ出力端子TOの直流電位と電源電圧VCCにより定
まり、トランジスタQ5，Q2のゲート・ソース電圧には依
存しない。
のドレイン電流に依存するが、通常、出力信号VOは入力
側の前段の所定の回路に負帰還されて無信号時の出力端
子TOの直流電位が常に所定の基準電圧となるように設定
され、かつトランジスタQ5，Q2は同一導電型，同一構造
となっているので、トランジスタQ1のゲート・ソース電
圧はほぼ出力端子TOの直流電位と電源電圧VCCにより定
まり、トランジスタQ5，Q2のゲート・ソース電圧には依
存しない。
従って、トランジスタQ5，Q2のスレッショルド電圧のば
らつきに対し不感となる。
らつきに対し不感となる。
以上説明したように、本発明は第３及び第４のトランジ
スタを備えたカレントミラー回路と、ドレインをこのカ
レントミラー回路の入力端と接続する第１のトランジス
タと、ソースをこのカレントミラー回路の出力端と接続
する第２のトランジスタとを備え、かつ第５のトランジ
スタと定電流源回路とで構成されたソース・フォロアー
回路を介して第１のトランジスタのゲートと信号入力端
子とを接続する構成とすることにより、波形歪みの発生
を防止しかつ消費電力を低減することができ、集積回路
への適用範囲を拡大することができる効果であり、ま
た、トランジスタのスレッショルド電圧のばらつきによ
る消費電流のばらつきを除去することができる効果があ
る。
スタを備えたカレントミラー回路と、ドレインをこのカ
レントミラー回路の入力端と接続する第１のトランジス
タと、ソースをこのカレントミラー回路の出力端と接続
する第２のトランジスタとを備え、かつ第５のトランジ
スタと定電流源回路とで構成されたソース・フォロアー
回路を介して第１のトランジスタのゲートと信号入力端
子とを接続する構成とすることにより、波形歪みの発生
を防止しかつ消費電力を低減することができ、集積回路
への適用範囲を拡大することができる効果であり、ま
た、トランジスタのスレッショルド電圧のばらつきによ
る消費電流のばらつきを除去することができる効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
の増幅回路の一例を示す回路図である。 １……カレントミラー回路、IG1，IG2……定電流源回
路、Q1〜Q6……トランジスタ。
の増幅回路の一例を示す回路図である。 １……カレントミラー回路、IG1，IG2……定電流源回
路、Q1〜Q6……トランジスタ。
Claims (1)
- 【請求項１】ソースを第１の電源電圧端子と接続した一
導電型の第１のトランジスタと、ゲートを信号入力端子
と接続しドレインを前記第１の電源電圧端子と接続しソ
ースを信号出力端子と接続した逆導電型の第２のトラン
ジスタと、逆導電型の第３及び第４のトランジスタを備
えこの第３のトランジスタのドレインを入力端として前
記第１のトランジスタのドレインと接続し前記第４のト
ランジスタのドレインを出力端として前記信号出力端子
と接続しこれら第３及び第４のトランジスタのソースを
第２の電源電圧端子と接続するカレントミラー回路と、
ゲートを前記信号入力端子と接続しドレインを前記第１
の電源電圧端子と接続しソースを前記第１のトランジス
タのゲートと接続した逆導電型の第５のトランジスタ
と、一端をこの第５のトランジスタのソースと接続し他
端を前記第２の電源電圧端子と接続した定電流源回路と
を有することを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042742A JPH0695614B2 (ja) | 1988-02-24 | 1988-02-24 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042742A JPH0695614B2 (ja) | 1988-02-24 | 1988-02-24 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01216607A JPH01216607A (ja) | 1989-08-30 |
| JPH0695614B2 true JPH0695614B2 (ja) | 1994-11-24 |
Family
ID=12644471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042742A Expired - Lifetime JPH0695614B2 (ja) | 1988-02-24 | 1988-02-24 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288646A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | バッファ回路及び固体撮像装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166063A (en) * | 1981-04-03 | 1982-10-13 | Mitsubishi Electric Corp | Semiconductor ic |
| JPS58111413A (ja) * | 1981-12-25 | 1983-07-02 | Oki Electric Ind Co Ltd | Ｃｍｏｓ出力回路 |
-
1988
- 1988-02-24 JP JP63042742A patent/JPH0695614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01216607A (ja) | 1989-08-30 |
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