JPH0693177B2 - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPH0693177B2 JPH0693177B2 JP2007388A JP738890A JPH0693177B2 JP H0693177 B2 JPH0693177 B2 JP H0693177B2 JP 2007388 A JP2007388 A JP 2007388A JP 738890 A JP738890 A JP 738890A JP H0693177 B2 JPH0693177 B2 JP H0693177B2
- Authority
- JP
- Japan
- Prior art keywords
- dram
- bank
- display device
- buffer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、文字放送（テレテキスト）、ビデオテックス
等の表示装置に関するものである。
等の表示装置に関するものである。
従来の技術 文字放送、ビデオテックス等の文字図形を表示する表示
装置において、データバッファを用いる場合、通常価格
面よりDRAMを採用することが多い。DRAMの汎用品は、デ
ータバスが、１ビット、４ビットのタイプがあり、マイ
クロコンピュータ等でデータバッファとして用いる場合
は、４ビット単位が用いられる場合が多い。
装置において、データバッファを用いる場合、通常価格
面よりDRAMを採用することが多い。DRAMの汎用品は、デ
ータバスが、１ビット、４ビットのタイプがあり、マイ
クロコンピュータ等でデータバッファとして用いる場合
は、４ビット単位が用いられる場合が多い。
以下、従来の文字図形の表示装置について第４図を用い
て説明する。
て説明する。
第４図において、１はマイクロコンピュータを内蔵し各
種制御を行う制御部、２は制御部１を動作させるための
プログラムを有するROMからなるPROM、３は文字フォン
トを有するキャラクタジェネレータ（CG）、４は制御部
１が処理を行う場合のワーク用RAM、５はデータを取り
込むためのインターフェース部、６は制御部１がインタ
ーフェース部５より取り込み処理した表示データが書き
込まれるビデオRAM（VRAM）、７はVRAM6の表示制御を行
うCRTコントローラ（CRTC）、８はVRAM6の内容を表示す
るディスプレイとなるCRT、９はインターフェース部５
より取り込まれたデータを保存するバッファとなるバッ
ファRAM、10はバッッファRAM9を構成し、上位データバ
スと接続される上位用DRAM部、11はバッファRAM9を構成
し、下位データバスと接続される下位用DRAM部である。
種制御を行う制御部、２は制御部１を動作させるための
プログラムを有するROMからなるPROM、３は文字フォン
トを有するキャラクタジェネレータ（CG）、４は制御部
１が処理を行う場合のワーク用RAM、５はデータを取り
込むためのインターフェース部、６は制御部１がインタ
ーフェース部５より取り込み処理した表示データが書き
込まれるビデオRAM（VRAM）、７はVRAM6の表示制御を行
うCRTコントローラ（CRTC）、８はVRAM6の内容を表示す
るディスプレイとなるCRT、９はインターフェース部５
より取り込まれたデータを保存するバッファとなるバッ
ファRAM、10はバッッファRAM9を構成し、上位データバ
スと接続される上位用DRAM部、11はバッファRAM9を構成
し、下位データバスと接続される下位用DRAM部である。
この様な表示装置では、第５図に示したような構成でバ
ッファRAM10と制御部１が接続されている。表示装置の
バッファRAMの容量としては、第５図のように256Kbitの
メモリを４つ用いたのを２領域使用しては容量が多すぎ
る。しかし１つ下のランクの64Kbitのメモリを４個用い
て、これを２領域使用するようにした場合では容量が少
なすぎる。そこで第６図に示すように片方は64Kbit×
４、もう一方は256Kbit×４と変則的なDRAM構成として
いた。この場合第７図のようにバンク構成がなされてい
た。
ッファRAM10と制御部１が接続されている。表示装置の
バッファRAMの容量としては、第５図のように256Kbitの
メモリを４つ用いたのを２領域使用しては容量が多すぎ
る。しかし１つ下のランクの64Kbitのメモリを４個用い
て、これを２領域使用するようにした場合では容量が少
なすぎる。そこで第６図に示すように片方は64Kbit×
４、もう一方は256Kbit×４と変則的なDRAM構成として
いた。この場合第７図のようにバンク構成がなされてい
た。
発明が解決しようとする課題 しかしながら上記従来例の場合、256K×４のRDAMの上位
バンクを設定した場合に下位バンクの64K×４のDRAMの
内容が書き変わる恐れがあり、その都度ソフトウエア処
理で下位バンクのデータ内容（64K×４のDRAMの該当ア
ドレスのD4〜D7）を読みだしておりD0〜D3のデータと同
時に書き込む方法をとっていた。その結果、ソフトウエ
ア処理の処理量が多く製品の安定性に欠け、処理速度が
低かった。
バンクを設定した場合に下位バンクの64K×４のDRAMの
内容が書き変わる恐れがあり、その都度ソフトウエア処
理で下位バンクのデータ内容（64K×４のDRAMの該当ア
ドレスのD4〜D7）を読みだしておりD0〜D3のデータと同
時に書き込む方法をとっていた。その結果、ソフトウエ
ア処理の処理量が多く製品の安定性に欠け、処理速度が
低かった。
本発明は上記従来の課題を解決するもので、ソフトウエ
ア処理の負担の削減、処理速度の向上、DRAM使用の選択
幅の拡大の容易性等を高めた表示装置を提供するもので
ある。
ア処理の負担の削減、処理速度の向上、DRAM使用の選択
幅の拡大の容易性等を高めた表示装置を提供するもので
ある。
課題を解決するための手段 上記課題を解決するために本発明の表示装置では、DRAM
品種設定用レジスタと個々のDRAMの選択の信号を設け、
上位バンクが設定されている場合は、下位バンクが設定
されないように設定する手段を有する。
品種設定用レジスタと個々のDRAMの選択の信号を設け、
上位バンクが設定されている場合は、下位バンクが設定
されないように設定する手段を有する。
作用 本発明によれば、上記に示した手段によって、文字放
送、キャプテン等の文字図形表示装置に含まれるバンク
切替え形のバッファRAMに異なるデータバスに接続され
る複数のDRAMを用いる場合に個々のDRAMに対し専用のCA
S信号を接続することでソフト処理上の負担を削減し、D
RAMの選択幅を広げることでコストパフォーマンスを高
めることが可能となる。
送、キャプテン等の文字図形表示装置に含まれるバンク
切替え形のバッファRAMに異なるデータバスに接続され
る複数のDRAMを用いる場合に個々のDRAMに対し専用のCA
S信号を接続することでソフト処理上の負担を削減し、D
RAMの選択幅を広げることでコストパフォーマンスを高
めることが可能となる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における表示装置のブロック
図を示すものである。
図を示すものである。
なお、第１図において第４図に示す従来例と同一の符号
を有するものは同一機能を有するものであり、その詳細
な説明は省略する。21はマイクロコンピュータを内蔵し
各種制御を行う制御部、22はインターフェース部５より
取り込まれたデータを保存するバッファとなるバッファ
RAM、23はバファRAM22を構成し上位データバスと接続さ
れる上位用DRAM部、24はバッファRAM22を構成し下位デ
ータバスと接続される下位用DRAM部である。バッファRA
M22、上位用DRAM部23、下位用DRAM部24は、配線が異な
るが第４図のバッファRAM9、上位用DRAM部10、下位用DR
AM部11と素子としては同等である。これらDRAMとして
は、第２図に示すように片方は64Kbit×４、もう一方は
256Kbit×４と変則的なDRAM構成とする。
を有するものは同一機能を有するものであり、その詳細
な説明は省略する。21はマイクロコンピュータを内蔵し
各種制御を行う制御部、22はインターフェース部５より
取り込まれたデータを保存するバッファとなるバッファ
RAM、23はバファRAM22を構成し上位データバスと接続さ
れる上位用DRAM部、24はバッファRAM22を構成し下位デ
ータバスと接続される下位用DRAM部である。バッファRA
M22、上位用DRAM部23、下位用DRAM部24は、配線が異な
るが第４図のバッファRAM9、上位用DRAM部10、下位用DR
AM部11と素子としては同等である。これらDRAMとして
は、第２図に示すように片方は64Kbit×４、もう一方は
256Kbit×４と変則的なDRAM構成とする。
第３図に本発明の制御部21の詳細図を示す。25はDRAMの
バンクを設定するDRAMバンク設定レジスタ、26は使用DR
AMの種別設定（例えば、256K×４、64K×４を用いるか
等の設定）を行うDRAM種別設定レジスタ、27は異なるDR
AMを組合せる場合に設定を行う変則設定レジスタ、28は
DRAMのアドレスを発生させるDRAMアドレス発生部であ
る。DRAMアドレスはCPU基本クロック（省略）等とDRAM
バンク設定レジスタ25の設定内容よりとDRAM種別設定レ
ジスタ26の設定内容より設定される。29は、RAS,CAS信
号を発生するRASCAS発生部である。RAS,CASの信号発生
は、CPU基本クロック（省略）等とDRAMバンク設定レジ
スタ25の設定内容とDRAM種別設定レジスタ26の設定内容
より設定される。CAS信号は、一種だけであるが、RAS
は、256K×4DRAM1個使いと64K×4DRAMを４個使いする場
合を同等とするために４種類発生する。30はRASCAS発生
部29からの４種のRAS信号を有効時のORを取るためのゲ
ートである（通常、負論理入力で負論理出力である）。
31は変則レジスタの設定内容にともないRASCAS発生部29
のRAS3A信号あるいはゲート30からのRAS3B信号をセレク
トしRAS3として選択するセレクタである。
バンクを設定するDRAMバンク設定レジスタ、26は使用DR
AMの種別設定（例えば、256K×４、64K×４を用いるか
等の設定）を行うDRAM種別設定レジスタ、27は異なるDR
AMを組合せる場合に設定を行う変則設定レジスタ、28は
DRAMのアドレスを発生させるDRAMアドレス発生部であ
る。DRAMアドレスはCPU基本クロック（省略）等とDRAM
バンク設定レジスタ25の設定内容よりとDRAM種別設定レ
ジスタ26の設定内容より設定される。29は、RAS,CAS信
号を発生するRASCAS発生部である。RAS,CASの信号発生
は、CPU基本クロック（省略）等とDRAMバンク設定レジ
スタ25の設定内容とDRAM種別設定レジスタ26の設定内容
より設定される。CAS信号は、一種だけであるが、RAS
は、256K×4DRAM1個使いと64K×4DRAMを４個使いする場
合を同等とするために４種類発生する。30はRASCAS発生
部29からの４種のRAS信号を有効時のORを取るためのゲ
ートである（通常、負論理入力で負論理出力である）。
31は変則レジスタの設定内容にともないRASCAS発生部29
のRAS3A信号あるいはゲート30からのRAS3B信号をセレク
トしRAS3として選択するセレクタである。
DRAMバンク設定レジスタ25を任意に設定し、DRAM種別設
定レジスタ26で64K×4DRAMを設定すると、RAS0,RAS1,RA
S2およびRAS3Aは、第７図に示したバンク設定で言えば
各々、No.1〜4,5〜8,9〜12および13〜16に対応する。さ
らに変則設定レジスタ27を変則使用に設定するとセレク
タ31より出力されるRAS3信号は、No.1〜16までのすべて
を設定できる。今、RAS0信号をRASH信号としRAS3信号を
RASL信号とすると下位バンク（No.1〜４）を設定した時
は、RASH,RASL両方が有効となり上位バンク（No.5〜1
6）を設定したときはRASLのみが有効となる。このこと
より下位バンク設定時は、上位用DRAM部23、下位用DRAM
部24のいずれもが有効となり、上位バンク設定時は、下
位用DRAM部24のみが有効となる。
定レジスタ26で64K×4DRAMを設定すると、RAS0,RAS1,RA
S2およびRAS3Aは、第７図に示したバンク設定で言えば
各々、No.1〜4,5〜8,9〜12および13〜16に対応する。さ
らに変則設定レジスタ27を変則使用に設定するとセレク
タ31より出力されるRAS3信号は、No.1〜16までのすべて
を設定できる。今、RAS0信号をRASH信号としRAS3信号を
RASL信号とすると下位バンク（No.1〜４）を設定した時
は、RASH,RASL両方が有効となり上位バンク（No.5〜1
6）を設定したときはRASLのみが有効となる。このこと
より下位バンク設定時は、上位用DRAM部23、下位用DRAM
部24のいずれもが有効となり、上位バンク設定時は、下
位用DRAM部24のみが有効となる。
なお変則設定レジスタ27およびセレクタ31を省略しRAS3
B信号がRAS3信号として固定される場合も本実施例と同
等の効果が得られることは言うまでもない。
B信号がRAS3信号として固定される場合も本実施例と同
等の効果が得られることは言うまでもない。
発明の効果 本発明によれば、通常のDRAM構成、変則的なDRAM構成に
柔軟に対応することができ、ソフトウエア処理の負担の
削減、処理速度の向上、DRAM使用の選択幅の拡大の容易
性等を高めた表示装置を提供するものである。
柔軟に対応することができ、ソフトウエア処理の負担の
削減、処理速度の向上、DRAM使用の選択幅の拡大の容易
性等を高めた表示装置を提供するものである。
【図面の簡単な説明】 第１図は本発明の一実施例の表示装置のブロック図、第
２図は本発明の一実施例のバッファRAMの詳細接続を示
したブロック図、第３図は本発明の一実施例の制御部の
詳細ブロック図、第４図は従来例のブロック図、第５図
は従来例のバッファRAMの詳細接続を示したブロック
図、第６図は従来例の変則的なDRAM構成としたバッファ
RAMの詳細接続を示すブロック図、第７図はバンク設定
の例を示す模式図である。 １……制御部、２……PROM、３……CG（キャラクタージ
ェネレータ）、４……ワーク用RAM、５……インターフ
ェース部、６……VRAM、７……CRTC、８……CRT。
２図は本発明の一実施例のバッファRAMの詳細接続を示
したブロック図、第３図は本発明の一実施例の制御部の
詳細ブロック図、第４図は従来例のブロック図、第５図
は従来例のバッファRAMの詳細接続を示したブロック
図、第６図は従来例の変則的なDRAM構成としたバッファ
RAMの詳細接続を示すブロック図、第７図はバンク設定
の例を示す模式図である。 １……制御部、２……PROM、３……CG（キャラクタージ
ェネレータ）、４……ワーク用RAM、５……インターフ
ェース部、６……VRAM、７……CRTC、８……CRT。
Claims (1)
- 【請求項１】バンク切替え形のバッファRAMに、異なる
データバスに接続される複数のDRAMを接続してなる表示
装置において個々のDRAMに対し専用のセレクト信号を供
給することで、上位バンクが選択されている場合には、
下位バンクが選択されないように構成したことを特徴と
する表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007388A JPH0693177B2 (ja) | 1990-01-17 | 1990-01-17 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007388A JPH0693177B2 (ja) | 1990-01-17 | 1990-01-17 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211590A JPH03211590A (ja) | 1991-09-17 |
| JPH0693177B2 true JPH0693177B2 (ja) | 1994-11-16 |
Family
ID=11664544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007388A Expired - Lifetime JPH0693177B2 (ja) | 1990-01-17 | 1990-01-17 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693177B2 (ja) |
-
1990
- 1990-01-17 JP JP2007388A patent/JPH0693177B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03211590A (ja) | 1991-09-17 |
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