JPH0691177B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691177B2 JPH0691177B2 JP60080681A JP8068185A JPH0691177B2 JP H0691177 B2 JPH0691177 B2 JP H0691177B2 JP 60080681 A JP60080681 A JP 60080681A JP 8068185 A JP8068185 A JP 8068185A JP H0691177 B2 JPH0691177 B2 JP H0691177B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Description
【発明の詳細な説明】 〔概要〕 集積回路が形成された半導体チップを封止するセラミッ
クパッケージの製造方法であって、ステージ側の金めっ
きのめっき厚に比べ外リード側の金めっきのめっき厚を
小にし、それによって金めっきのコストを低減すると共
に半田槽の半田の金汚染が防止されることを可能にす
る。
クパッケージの製造方法であって、ステージ側の金めっ
きのめっき厚に比べ外リード側の金めっきのめっき厚を
小にし、それによって金めっきのコストを低減すると共
に半田槽の半田の金汚染が防止されることを可能にす
る。
本発明は半導体装置の製造方法、特に半導体パッケージ
のステージ側の金めっきと外リード側の金めっきとめっ
き厚の異なったものとすることにより、金めっきのコス
トを小にすると同時に外リードに半田付けをする半田槽
の金汚染を防止することを可能にするセラミックパッケ
ージの製造方法に関するものである。
のステージ側の金めっきと外リード側の金めっきとめっ
き厚の異なったものとすることにより、金めっきのコス
トを小にすると同時に外リードに半田付けをする半田槽
の金汚染を防止することを可能にするセラミックパッケ
ージの製造方法に関するものである。
第３図（ａ）の平面図、第３図（ｂ）の側面図、第４図
の底面図に示されるピン・グリッド・アレー・パッケー
ジが知られている。なおこれらの図で、11はセラミック
で作られたパッケージ本体、12は集積回路（IC）が形成
された半導体チップ（以下チップという）が接着される
ステージ、13はチップの電極にワイヤで接続されるイン
ナーリード、14はキャップが封止されるシールパター
ン、15は外リード（外リードはパッケージ本体内におい
てインナーリード13に接続される）を示す。以下の説明
においては、第３図（ａ）に示されるステージ12の位置
する面をステージ側、第４図に示される外リードの位置
する面を外リード側と呼称する。
の底面図に示されるピン・グリッド・アレー・パッケー
ジが知られている。なおこれらの図で、11はセラミック
で作られたパッケージ本体、12は集積回路（IC）が形成
された半導体チップ（以下チップという）が接着される
ステージ、13はチップの電極にワイヤで接続されるイン
ナーリード、14はキャップが封止されるシールパター
ン、15は外リード（外リードはパッケージ本体内におい
てインナーリード13に接続される）を示す。以下の説明
においては、第３図（ａ）に示されるステージ12の位置
する面をステージ側、第４図に示される外リードの位置
する面を外リード側と呼称する。
ステージ側において、チップが接着されるステージ12、
インナーリード13、シールパターン14の表面は、第５図
（ａ）の断面図に示される構造のもので、同図におい
て、21はセラミック、22はダングステン（Ｗ）メタライ
ズ層、23はめっきされたニッケル（Ni）層、24はめっき
された金層を示す。
インナーリード13、シールパターン14の表面は、第５図
（ａ）の断面図に示される構造のもので、同図におい
て、21はセラミック、22はダングステン（Ｗ）メタライ
ズ層、23はめっきされたニッケル（Ni）層、24はめっき
された金層を示す。
外リード側で、外リードは第５図（ｂ）に示される如く
鉄・ニッケル系合金例えばコバール（kovar）25の上に
ニッケル層23をめっきし、その上に金層24をめっきした
ものである。
鉄・ニッケル系合金例えばコバール（kovar）25の上に
ニッケル層23をめっきし、その上に金層24をめっきした
ものである。
半導体パッケージの製造工程においては、ステージ側は
Ｗのメタライズ層まで作られている。次いで、同時にNi
を２μｍ程度の厚さにめっきし、次いでシンターを行
う。シンターは、還元雰囲気（H2雰囲気）に保たれたコ
ンベア炉内で700℃の熱処理をなして行う。次いでNi層2
3上に金を２μｍ程度の厚さにめっきして、第５図に示
す構造を得る。
Ｗのメタライズ層まで作られている。次いで、同時にNi
を２μｍ程度の厚さにめっきし、次いでシンターを行
う。シンターは、還元雰囲気（H2雰囲気）に保たれたコ
ンベア炉内で700℃の熱処理をなして行う。次いでNi層2
3上に金を２μｍ程度の厚さにめっきして、第５図に示
す構造を得る。
ステージ側の金めっき厚は、チップの接着（ダイス付
け）およびワイヤボンディング（ワイヤ付け）が確実に
なされることを保障するために、前記した如く２μｍ程
度の厚さが必要である。この限りでステージ側について
従来の金めっきは特に問題はない。
け）およびワイヤボンディング（ワイヤ付け）が確実に
なされることを保障するために、前記した如く２μｍ程
度の厚さが必要である。この限りでステージ側について
従来の金めっきは特に問題はない。
他方外リード側についていうと、パッケージは図示しな
い印刷回路などに実装されるときには、外リードを半田
層に入れてディップ半田付けを行う。また、第３図
（ａ）に示したパッケージは、外リード14にディップ半
田付けで半田を付けて出荷されることもある。従って、
外リード側の金めっき厚はステージ側における程厚くす
る必要はなく、0.4μｍ程度の厚さで十分である。従来
は厚くする必要のない外リード側もステージ側と同じ厚
さに金めっきしていたもので、これはパッケージのコス
トを低減するについて障害となっていた。
い印刷回路などに実装されるときには、外リードを半田
層に入れてディップ半田付けを行う。また、第３図
（ａ）に示したパッケージは、外リード14にディップ半
田付けで半田を付けて出荷されることもある。従って、
外リード側の金めっき厚はステージ側における程厚くす
る必要はなく、0.4μｍ程度の厚さで十分である。従来
は厚くする必要のない外リード側もステージ側と同じ厚
さに金めっきしていたもので、これはパッケージのコス
トを低減するについて障害となっていた。
さらに、外リードを半田槽に入れて（ディップして）半
田付けをすると、半田が金で汚染される問題がある。例
えば半田中に2.5％の金が含まれると、半田特性が劣化
する。すなわち半田の流動性が低下し、活性低下をもた
らし、ぬれ面積が減少するなどの問題がある。加えて、
外リードに付けられた半田の特性も劣化し、半田の対環
境性が悪くなったり機械的強度が低下するなどの問題が
ある。
田付けをすると、半田が金で汚染される問題がある。例
えば半田中に2.5％の金が含まれると、半田特性が劣化
する。すなわち半田の流動性が低下し、活性低下をもた
らし、ぬれ面積が減少するなどの問題がある。加えて、
外リードに付けられた半田の特性も劣化し、半田の対環
境性が悪くなったり機械的強度が低下するなどの問題が
ある。
本発明はこのような点に鑑みて創作されたもので、金め
っきのコストが減少され、半田の金汚染の防止が可能に
なる半導体パッケージを提供することを目的とする。
っきのコストが減少され、半田の金汚染の防止が可能に
なる半導体パッケージを提供することを目的とする。
上記の問題点は、半導体パッケージ上のステージ、イン
ナーリード、及び外リードを下地膜を介して金めっきす
る際に、該半導体パッケージに一様に第１の金めっき層
を形成する工程と、ジェット金めっき法により該ステー
ジ及び該インナーリードの表面上のみに第１の金めっき
層よりも厚い第２の金めっき層を形成する工程とを含
み、ステージとインナーリードは第１と第２の金めっき
層を有する外リードは第１の金めっき層のみを有するも
のとすることを特徴とする半導体装置の製造方法、およ
び、半導体パッケージ上のステージ、インナーリード及
び外リードを下地膜を介して金めっきする際に、該半導
体パッケージに一様に第１の金めっき層を形成する工程
と、該ステージとインナーリード上の該第１の金めっき
層上にマスク材を設け、該外リード上の第１の金めっき
層のみを剥離する工程と、マスク材をマスクとして該外
リード上のみに第１の金めっき層よりも薄い第２の金め
っき層を形成する工程と、該マスク材を剥離する工程と
を含み、ステージとインナーリードは第１と第２の金め
っき層を有するが外リードは第２の金めっき層のみを有
するものとすることを特徴とする半導体装置の製造方法
を提供することによって解決される。
ナーリード、及び外リードを下地膜を介して金めっきす
る際に、該半導体パッケージに一様に第１の金めっき層
を形成する工程と、ジェット金めっき法により該ステー
ジ及び該インナーリードの表面上のみに第１の金めっき
層よりも厚い第２の金めっき層を形成する工程とを含
み、ステージとインナーリードは第１と第２の金めっき
層を有する外リードは第１の金めっき層のみを有するも
のとすることを特徴とする半導体装置の製造方法、およ
び、半導体パッケージ上のステージ、インナーリード及
び外リードを下地膜を介して金めっきする際に、該半導
体パッケージに一様に第１の金めっき層を形成する工程
と、該ステージとインナーリード上の該第１の金めっき
層上にマスク材を設け、該外リード上の第１の金めっき
層のみを剥離する工程と、マスク材をマスクとして該外
リード上のみに第１の金めっき層よりも薄い第２の金め
っき層を形成する工程と、該マスク材を剥離する工程と
を含み、ステージとインナーリードは第１と第２の金め
っき層を有するが外リードは第２の金めっき層のみを有
するものとすることを特徴とする半導体装置の製造方法
を提供することによって解決される。
第１図及び第２図に本発明実施例が示され、各図（ａ）
はステージ側の金めっき層、各図（ｂ）は外リード側の
金めっき層を示す。
はステージ側の金めっき層、各図（ｂ）は外リード側の
金めっき層を示す。
第１図（ａ）及び第２図（ａ）に見られる如くステージ
側は従来例と同様の２μｍ程度の厚さのNi層23の上に２
μｍの厚さの金層24がめっきされており、特に第１図
（ａ）では金層24は、0.4μｍの厚さの第１金層24aと1.
6μｍの厚さの第２の金層24bから成り、他方、外リード
側には、従来例と同様の２μｍの厚さのNi層23の上に0.
4μｍの厚さの第１図（ｂ）では第１金層24a、第２図
（ｂ）では第２金層24dが形成されただけであり、従来
例に比べ1.6μｍの厚さだけ金めっき層が小になってい
る。
側は従来例と同様の２μｍ程度の厚さのNi層23の上に２
μｍの厚さの金層24がめっきされており、特に第１図
（ａ）では金層24は、0.4μｍの厚さの第１金層24aと1.
6μｍの厚さの第２の金層24bから成り、他方、外リード
側には、従来例と同様の２μｍの厚さのNi層23の上に0.
4μｍの厚さの第１図（ｂ）では第１金層24a、第２図
（ｂ）では第２金層24dが形成されただけであり、従来
例に比べ1.6μｍの厚さだけ金めっき層が小になってい
る。
従って、パッケージ全体として、金めっきのコストが低
減され、外リードの半田付けにおける半田の金汚染が防
止されるものである。
減され、外リードの半田付けにおける半田の金汚染が防
止されるものである。
上記した金めっきは、外リード側は薄い0.4μｍの金が
めっきされているだけであり、ステージ側は2.0μｍの
厚さの金がめっきされている。かくすることにより、ス
テージ側におけるダイス付け、ワイヤ付けは確実になさ
れ、金めっきのコストは外リード側が薄くなった分だけ
節減され、加えて半田の金汚染が防止される。
めっきされているだけであり、ステージ側は2.0μｍの
厚さの金がめっきされている。かくすることにより、ス
テージ側におけるダイス付け、ワイヤ付けは確実になさ
れ、金めっきのコストは外リード側が薄くなった分だけ
節減され、加えて半田の金汚染が防止される。
以下、特に第１図及び第２図を参照して本発明の３つの
実施例を説明する。
実施例を説明する。
第１図参照。
本発明の第１の実施例において、Ni層23を作るNiめっき
とシンターまでは従来と同様の工程でなす。次いで、従
来の電解溶液を用いる電気めっきで0.4μｍの厚さの金
めっきをステージ側、外リード側同時に形成して第１の
金層24aを作る。なお、以下において単にめっきという
ときは電気めっきを意味する。
とシンターまでは従来と同様の工程でなす。次いで、従
来の電解溶液を用いる電気めっきで0.4μｍの厚さの金
めっきをステージ側、外リード側同時に形成して第１の
金層24aを作る。なお、以下において単にめっきという
ときは電気めっきを意味する。
次に、高速性を有するジェット（jet）金めっきでステ
ージ側にのみ1.6μｍの厚さに選択的に金めっきする
と、ステージ側では第１金層24aの上に第２金層24bがジ
ェット流法によりめっきされ、全体として従来と同様２
μｍの厚さの金層24が作られるが、外リード側は0.4μ
ｍの第１金層24aが作られるだけである。ジェット流法
による電気めっきは、例えば「金属表面技術」VOL.21N
O.3MAR.1970に示されている。以上の工程により、最初
の電気めっきに加え金ジェットめっきがなされて第１図
（ａ）のようにステージ側は同図（ｂ）の外リード側よ
り厚い２μｍの金めっき層となる。
ージ側にのみ1.6μｍの厚さに選択的に金めっきする
と、ステージ側では第１金層24aの上に第２金層24bがジ
ェット流法によりめっきされ、全体として従来と同様２
μｍの厚さの金層24が作られるが、外リード側は0.4μ
ｍの第１金層24aが作られるだけである。ジェット流法
による電気めっきは、例えば「金属表面技術」VOL.21N
O.3MAR.1970に示されている。以上の工程により、最初
の電気めっきに加え金ジェットめっきがなされて第１図
（ａ）のようにステージ側は同図（ｂ）の外リード側よ
り厚い２μｍの金めっき層となる。
第２図参照。
本発明の第２実施例において、Ni層23のめっき、シンタ
ー、ステージ側、外リード側双方に２μｍの厚さに第１
金層24aを作るところまでは従来と同様である。
ー、ステージ側、外リード側双方に２μｍの厚さに第１
金層24aを作るところまでは従来と同様である。
外リード側の２μｍの金めっきは前記問題点の原因であ
るので、次に、ステージ側にテープを貼ってステージ側
を次工程の第１金層の剥離に対してマスクして保護す
る。続いて外リード側の第１金層24aを金めっき剥離
剤、例えば、エンストリップAu78（メルテックス
（株））によってすべて剥離し、外リード側のみの電気
めっきによる金めっきが外リード側に0.4μｍの厚さの
第２金層24dを作り、最後にテープを剥離する。そうす
ると、ステージ側には第１金層24aがそのまま残り、外
リード側には0.4μｍの厚さの第２金層が作られて、第
２図（ａ）のようにステージ側が同図（ｂ）の外リード
側より金めっき層が厚くなる、すなわち、ステージ側に
は２μｍの厚さの金めっき層が、また外リード側にはそ
れより薄い0.4μｍの金めっき層が形成され、前記した
従来技術の問題点が解決された。なお、この第２の実施
例においてはジェット金めっきがなされない点が第１お
よび次に述べる第３の実施例と異なる。
るので、次に、ステージ側にテープを貼ってステージ側
を次工程の第１金層の剥離に対してマスクして保護す
る。続いて外リード側の第１金層24aを金めっき剥離
剤、例えば、エンストリップAu78（メルテックス
（株））によってすべて剥離し、外リード側のみの電気
めっきによる金めっきが外リード側に0.4μｍの厚さの
第２金層24dを作り、最後にテープを剥離する。そうす
ると、ステージ側には第１金層24aがそのまま残り、外
リード側には0.4μｍの厚さの第２金層が作られて、第
２図（ａ）のようにステージ側が同図（ｂ）の外リード
側より金めっき層が厚くなる、すなわち、ステージ側に
は２μｍの厚さの金めっき層が、また外リード側にはそ
れより薄い0.4μｍの金めっき層が形成され、前記した
従来技術の問題点が解決された。なお、この第２の実施
例においてはジェット金めっきがなされない点が第１お
よび次に述べる第３の実施例と異なる。
本発明の第３の実施例において、Ni層23を作るところま
では従来と同様である。
では従来と同様である。
次に、ステージ側、外リード側双方に金めっきをなし、
0.4μｍの厚さの第１金層24aを作る。
0.4μｍの厚さの第１金層24aを作る。
次に、550℃のシンターを還元雰囲気のコンベア炉内で
行う。
行う。
次いで、ジェット金めっきでステージ側のみめっきし、
1.6μｍの厚さの第２の金層24bを作る。この工程におい
ても、第１図に示されるめっき層がステージ側（同図
（ａ））と外リード側（同図（ｂ））に作られる。
1.6μｍの厚さの第２の金層24bを作る。この工程におい
ても、第１図に示されるめっき層がステージ側（同図
（ａ））と外リード側（同図（ｂ））に作られる。
第１の実施例は第２の実施例に比べ、ステージ側マスキ
ング及び外リード側金剥離工程が、さらに第３の実施例
では、パッケージをめっき治具に取り付ける工程が少な
くなる（工程数が少なくなる）利点がある。
ング及び外リード側金剥離工程が、さらに第３の実施例
では、パッケージをめっき治具に取り付ける工程が少な
くなる（工程数が少なくなる）利点がある。
以上述べてきたように、本発明によれば、ステージ側は
従来と同様の厚さの金層であるのでダイス付け、ワイヤ
付けの確実性が保障され、外リード側はステージ側より
もはるかに薄い金層が作られるので、金めっきのコスト
が低減される一方で、半田の金汚染が防止される効果が
ある。
従来と同様の厚さの金層であるのでダイス付け、ワイヤ
付けの確実性が保障され、外リード側はステージ側より
もはるかに薄い金層が作られるので、金めっきのコスト
が低減される一方で、半田の金汚染が防止される効果が
ある。
第１図（ａ）と（ｂ）は本発明１実施例によるステージ
側と外リード側のめっき層を示す断面図、 第２図（ａ）と（ｂ）は本発明１実施例によるステージ
側と外リード側のめっき層を示す断面図、 第３図（ａ）と（ｂ）は従来例半導体パッケージの平面
図と側面図、 第４図は従来例半導体パッケージの底面図、 第５図（ａ）は従来例半導体パッケージのステージ側の
めっき層の断面図、 第５図（ｂ）は従来例半導体パッケージの外リード側の
めっき層の面図である。 第１図ないし第５図において、 11はセラミックパッケージ本体、 12はステージ、 13はインナーリード、 14はシールパターン、 15は外リード、 21はセラミック、 22はメタライズ層、 23はNi層、 24は金層、 24aは第１金層 24bは第２金層、 24cは第１金層、 24dは第２金層、 25はコバールである。
側と外リード側のめっき層を示す断面図、 第２図（ａ）と（ｂ）は本発明１実施例によるステージ
側と外リード側のめっき層を示す断面図、 第３図（ａ）と（ｂ）は従来例半導体パッケージの平面
図と側面図、 第４図は従来例半導体パッケージの底面図、 第５図（ａ）は従来例半導体パッケージのステージ側の
めっき層の断面図、 第５図（ｂ）は従来例半導体パッケージの外リード側の
めっき層の面図である。 第１図ないし第５図において、 11はセラミックパッケージ本体、 12はステージ、 13はインナーリード、 14はシールパターン、 15は外リード、 21はセラミック、 22はメタライズ層、 23はNi層、 24は金層、 24aは第１金層 24bは第２金層、 24cは第１金層、 24dは第２金層、 25はコバールである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹中 正司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 実開 昭56−12361（ＪＰ，Ｕ) 特公 昭57−45299（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】半導体パッケージ上のステージ、インナー
リード、及び外リードを下地膜を介して金めっきする際
に、 該半導体パッケージに一様に第１の金めっき層を形成す
る工程と、 ジェット金めっき法により該ステージ及び該インナーリ
ードの表面上のみに第１の金めっき層よりも厚い第２の
金めっき層を形成する工程とを含み、ステージとインナ
ーリードは第１と第２の金めっき層を有する外リードは
第１の金めっき層のみを有するものとすることを特徴と
する半導体装置の製造方法。 - 【請求項２】半導体パッケージ上のステージ、インナー
リード及び外リードを下地膜を介して金めっきする際
に、 該半導体パッケージに一様に第１の金めっき層を形成す
る工程と、 該ステージとインナーリード上の該第１の金めっき層上
にマスク材を設け、該外リード上の第１の金めっき層の
みを剥離する工程と、 該マスク材をマスクとして該外リード上のみに第１の金
めっき層よりも薄い第２の金めっき層を形成する工程
と、 該マスク材を剥離する工程とを含み、ステージとインナ
ーリードは第１と第２の金めっき層を有するが外リード
は第２の金めっき層のみを有するものとすることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080681A JPH0691177B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080681A JPH0691177B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239651A JPS61239651A (ja) | 1986-10-24 |
| JPH0691177B2 true JPH0691177B2 (ja) | 1994-11-14 |
Family
ID=13725086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080681A Expired - Fee Related JPH0691177B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691177B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369220A (en) * | 1991-02-25 | 1994-11-29 | Sumitomo Electric Industries Ltd. | Wiring board having laminated wiring patterns |
| JP2915888B1 (ja) | 1998-01-28 | 1999-07-05 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020939Y2 (ja) * | 1979-07-10 | 1985-06-22 | 富士通株式会社 | 半導体装置パツケ−ジ用基板 |
| JPS5745299A (en) * | 1980-09-02 | 1982-03-15 | Shinetsu Polymer Co | Method of producing metallic core-filled printed circuit board |
-
1985
- 1985-04-16 JP JP60080681A patent/JPH0691177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61239651A (ja) | 1986-10-24 |
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