JPH069039B2 - ダイレクト・メモリ・アクセス回路 - Google Patents
ダイレクト・メモリ・アクセス回路Info
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- JPH069039B2 JPH069039B2 JP22640085A JP22640085A JPH069039B2 JP H069039 B2 JPH069039 B2 JP H069039B2 JP 22640085 A JP22640085 A JP 22640085A JP 22640085 A JP22640085 A JP 22640085A JP H069039 B2 JPH069039 B2 JP H069039B2
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- JP
- Japan
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- signal
- direct memory
- memory access
- output device
- external input
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ダイレクト・メモリ・アクセス回路に係り、
特に、既存のダイレクト・メモリ・アクセス制御用ＬＳ
Ｉを使用し、より高速にデータ転送を行なうことができ
るようにしたダイレクト・メモリ・アクセス回路に関す
る。
特に、既存のダイレクト・メモリ・アクセス制御用ＬＳ
Ｉを使用し、より高速にデータ転送を行なうことができ
るようにしたダイレクト・メモリ・アクセス回路に関す
る。
従来、ダイレクト・メモリ・アクセス（以下DMAと記
す。）転送に関して、高速データ転送を行なう手段とし
て、特開昭57-117052号，特開昭58-19966号、特開昭58-
51363号などに記載されているものがある。しかし、DMA
転送要求信号（以下DREQ信号と記す），DREQ信号に対す
る応答信号（以下DACK信号と記す），読み出し書き込み
用制御信号（以下CONT信号と記す）などによる一連のDM
Aデータ転送に関して、具体的なタイミング関係につい
て開示されていない。
す。）転送に関して、高速データ転送を行なう手段とし
て、特開昭57-117052号，特開昭58-19966号、特開昭58-
51363号などに記載されているものがある。しかし、DMA
転送要求信号（以下DREQ信号と記す），DREQ信号に対す
る応答信号（以下DACK信号と記す），読み出し書き込み
用制御信号（以下CONT信号と記す）などによる一連のDM
Aデータ転送に関して、具体的なタイミング関係につい
て開示されていない。
そこで、既存のＤＭＡ制御用ＬＳＩ例えばインテル社製
8257-5，日本電気株式会社製μPD8237A-5などを使用し
たDMAデータ転送回路およびそのタイミング関係につい
て説明する。
8257-5，日本電気株式会社製μPD8237A-5などを使用し
たDMAデータ転送回路およびそのタイミング関係につい
て説明する。
第２図は、既存のDMA用ＬＳＩを用いたＤＭデータ転送
回路のブロック図であり、第３図はその基本的なタイミ
ングチャートである。CPU1，メモリ２，ＤＭＡ制御用Ｌ
ＳＩ（以下DMACと記す。）３からなる基本システムは、
クロック発生回路４からの共通クロックにより相互に同
期を取りながら動作している。外部入出力装置５は該ク
ロックとは無関係に動作している。
回路のブロック図であり、第３図はその基本的なタイミ
ングチャートである。CPU1，メモリ２，ＤＭＡ制御用Ｌ
ＳＩ（以下DMACと記す。）３からなる基本システムは、
クロック発生回路４からの共通クロックにより相互に同
期を取りながら動作している。外部入出力装置５は該ク
ロックとは無関係に動作している。
DMAデータ転送の手順は次の通りである。まず、外部入
出力装置５よりDMAC3に対しDREQ信号を発生する。DMAC3
は、ステートＩ（ＳＩサイクル）におけるクロック信号
の立下り時にDREQ信号を認識し、CPU1に対してホールド
リクエスト信号（HRQ信号）を発生する。CPU1は、DMAC3
に対してホールドアクノレッジ信号（HLDA信号）を返
す。
出力装置５よりDMAC3に対しDREQ信号を発生する。DMAC3
は、ステートＩ（ＳＩサイクル）におけるクロック信号
の立下り時にDREQ信号を認識し、CPU1に対してホールド
リクエスト信号（HRQ信号）を発生する。CPU1は、DMAC3
に対してホールドアクノレッジ信号（HLDA信号）を返
す。
DMAC3は、ステートＯ（ＳＯサイクル）におけるクロッ
ク信号の立上り時にHLDA信号を認識し、ステート１（Ｓ
１サイクル）におけるクロック信号の立上り時からDMA
転送アドレス信号を発生する。ステート１におけるクロ
ック信号の立下り時からDACK信号が外部入出力装置５に
対して返される。次のステート２におけるクロック信号
の立上り時からCONT信号が発生する。次のステート３に
おいて、ステート１で発生したアドレス信号とステート
２で発生したCONT信号によりメモリ２と外部入出力装置
５との間のデータ転送を行なう。
ク信号の立上り時にHLDA信号を認識し、ステート１（Ｓ
１サイクル）におけるクロック信号の立上り時からDMA
転送アドレス信号を発生する。ステート１におけるクロ
ック信号の立下り時からDACK信号が外部入出力装置５に
対して返される。次のステート２におけるクロック信号
の立上り時からCONT信号が発生する。次のステート３に
おいて、ステート１で発生したアドレス信号とステート
２で発生したCONT信号によりメモリ２と外部入出力装置
５との間のデータ転送を行なう。
外部入出力装置５からのDREQ信号は、DACK信号が返った
時点で解除され、この解除はステート３におけるクロッ
ク信号の立下り時点で、 DMAC3に認識される。
時点で解除され、この解除はステート３におけるクロッ
ク信号の立下り時点で、 DMAC3に認識される。
ステート４におけるクロック信号の立上り時点からCONT
信号、HRQ信号が解除され、立下り時点からDACK信号が
解除される。アドレス信号は、ステートＩ（アイドルス
テートＳＩ）におけるクロック信号の立上り時点から解
除される。以上がDREQ信号，DACK信号，CONT信号による
シングルトランスファモードにおけるDMAデータ転送の
流れである。
信号、HRQ信号が解除され、立下り時点からDACK信号が
解除される。アドレス信号は、ステートＩ（アイドルス
テートＳＩ）におけるクロック信号の立上り時点から解
除される。以上がDREQ信号，DACK信号，CONT信号による
シングルトランスファモードにおけるDMAデータ転送の
流れである。
この従来例では、ＳＩ，ＳＩ，ＳＯ，Ｓ１，Ｓ２，Ｓ
３，Ｓ４と７サイクルのクロックサイクルが最低必要で
ある。
３，Ｓ４と７サイクルのクロックサイクルが最低必要で
ある。
データの転送速度を上げるための方法として、ブロック
トランスファモードが知られている。第４図にそのタイ
ミングチャートを示す。
トランスファモードが知られている。第４図にそのタイ
ミングチャートを示す。
このモードでは、基本的にＳ２，Ｓ３，Ｓ４の３サイク
ルのクロックサイクルだけでよい。すなわち、ステート
２（Ｓ２）におけるクロック信号の立上り時点からアド
レス信号、CONT信号を発生し、ステート３（Ｓ３）にお
いて、ステート２で発生したアドレス信号、CONT信号に
より、メモリ２と外部入出力装置５とのデータ転送を行
なう。次に、ステート４（Ｓ４）サイクルにおけるクロ
ック信号の立上り時点からCONT信号を解除し、ステート
２（Ｓ２）におけるクロック信号の立上り時点から、次
に転送すべきメモリのアドレスを発生する。
ルのクロックサイクルだけでよい。すなわち、ステート
２（Ｓ２）におけるクロック信号の立上り時点からアド
レス信号、CONT信号を発生し、ステート３（Ｓ３）にお
いて、ステート２で発生したアドレス信号、CONT信号に
より、メモリ２と外部入出力装置５とのデータ転送を行
なう。次に、ステート４（Ｓ４）サイクルにおけるクロ
ック信号の立上り時点からCONT信号を解除し、ステート
２（Ｓ２）におけるクロック信号の立上り時点から、次
に転送すべきメモリのアドレスを発生する。
ここで、従来から行なわれている一般的な外部入出力装
置の応答手順を第５図のタイミングチャートで説明す
る。
置の応答手順を第５図のタイミングチャートで説明す
る。
外部入出力装置はDREQ信号の立上りレベルを検知し、DA
CK信号を返し、DACK信号のアクティブ期間内に読み出し
書き込みの制御を行なうCONT信号を発生する。この手順
により１単位（通常は１ワード）のデータが転送でき
る。
CK信号を返し、DACK信号のアクティブ期間内に読み出し
書き込みの制御を行なうCONT信号を発生する。この手順
により１単位（通常は１ワード）のデータが転送でき
る。
上記の説明から明らかなように、第４図のタイミングで
は、データ転送速度は上がるが、外部入出力装置に対し
て第５図に示すような、DREQ信号とDACK信号の応答がな
く、CONT信号がDMAC3より一方的に発生される。このた
め、データ転送の確実性に欠けるという問題があった。
は、データ転送速度は上がるが、外部入出力装置に対し
て第５図に示すような、DREQ信号とDACK信号の応答がな
く、CONT信号がDMAC3より一方的に発生される。このた
め、データ転送の確実性に欠けるという問題があった。
本発明の目的は、前記した従来技術の欠点を除去し、DR
EQ信号とDACK信号との応答を行ない、かつ高速なDMAデ
ータ転送を実現する外部入出力装置とのインターフェイ
ス回路を有するダイレクト・メモリ・アクセス回路を提
供することにある。
EQ信号とDACK信号との応答を行ない、かつ高速なDMAデ
ータ転送を実現する外部入出力装置とのインターフェイ
ス回路を有するダイレクト・メモリ・アクセス回路を提
供することにある。
上記目的を達するため、本発明は、外部入出力装置から
発生するDREQ信号と、システムの内部クロック信号と、
DMACより発生するCONT信号とから、外部入出力装置から
のDREQ信号に応答するDACK信号と該外部入出力装置に入
力するCONT信号を生成し、DMACより、本来発生すべきDA
CK信号を省略することにより、高速にDMA転送を実現す
るようにした点に特徴がある。
発生するDREQ信号と、システムの内部クロック信号と、
DMACより発生するCONT信号とから、外部入出力装置から
のDREQ信号に応答するDACK信号と該外部入出力装置に入
力するCONT信号を生成し、DMACより、本来発生すべきDA
CK信号を省略することにより、高速にDMA転送を実現す
るようにした点に特徴がある。
また、前記DREQ信号と前記DMACより発生するCONT信号と
から、前記DMACに待ち時間を発生させるREADY信号を生
成するようにした点に他の特徴がある。
から、前記DMACに待ち時間を発生させるREADY信号を生
成するようにした点に他の特徴がある。
以下に、図面を用いて本発明を説明する。
第１図は本発明のダイレクト・メモリ・アクセス回路、
特にそのインターフェイス回路の１実施例を示す回路
図、第６図はそのタイミングチャートを示す。
特にそのインターフェイス回路の１実施例を示す回路
図、第６図はそのタイミングチャートを示す。
外部入出力装置６から発生するDREQ信号はクロック信号
の立上り時点でＤラッチ回路７により信号ａとして所定
時間保持される。また、この時点（ステート２）から発
生するCONT信号と信号ａとの論理和を、負論理和（正論
理積）回路８により作成し、該負論理和回路８の出力を
外部入出力装置６に入力すべきDACK信号とする。
の立上り時点でＤラッチ回路７により信号ａとして所定
時間保持される。また、この時点（ステート２）から発
生するCONT信号と信号ａとの論理和を、負論理和（正論
理積）回路８により作成し、該負論理和回路８の出力を
外部入出力装置６に入力すべきDACK信号とする。
信号ｂは、前記信号ａによりクリアされ、CONT信号の立
上り時点でプリセットされるＤラッチ回路９により生成
される。信号ａと信号ｂとは負論理積（正論理和）回路
１０より論理積が取られる。この負論理積回路１０の出
力信号ｃは外部入出力装置６のCONT信号とされる。この
ような回路構成により、第６図のタイミングチャートが
実現できる。
上り時点でプリセットされるＤラッチ回路９により生成
される。信号ａと信号ｂとは負論理積（正論理和）回路
１０より論理積が取られる。この負論理積回路１０の出
力信号ｃは外部入出力装置６のCONT信号とされる。この
ような回路構成により、第６図のタイミングチャートが
実現できる。
すなわち、DACK信号は、CONT信号と同時にアクティブと
なり、信号ａの立上り時点でノンアクティブとなる。外
部入出力装置６へ入力するCONT信号(c)は、信号ａの立
下り時点でアクティブになり、信号ｂの立上り時点でノ
ンアクティブになる。
なり、信号ａの立上り時点でノンアクティブとなる。外
部入出力装置６へ入力するCONT信号(c)は、信号ａの立
下り時点でアクティブになり、信号ｂの立上り時点でノ
ンアクティブになる。
このタイミングチャートは、外部入出力装置６にとっ
て、第５図で説明したDREQ信号とDACK信号の応答および
CONT信号の発生手順に合致している。このことは、DMAC
にとって、ブロックトランスファモードであり、外部入
出力装置にとってシングルトランスファモードであるこ
とを意味し、クロック信号３サイクルで１単位のデータ
転送が実現できることとなる。
て、第５図で説明したDREQ信号とDACK信号の応答および
CONT信号の発生手順に合致している。このことは、DMAC
にとって、ブロックトランスファモードであり、外部入
出力装置にとってシングルトランスファモードであるこ
とを意味し、クロック信号３サイクルで１単位のデータ
転送が実現できることとなる。
本発明の要部であるインターフェイス回路の他の実施例
を第７図に示す。第１図の実施例では、外部入出力装置
が、常にDMACのブロックトランスファモードにおけるデ
ータ転送速度より充分速い場合を想定してものである
が、現実には、外部入出力装置のデータ転送速度は、一
定ではなく、時には、DMACのブロックトランスファモー
ドより遅い場合もあり得る。第７図の実施例では、その
点を考慮したものであり、データ転送速度が変動する外
部入出力装置と接続する場合の実施例である。
を第７図に示す。第１図の実施例では、外部入出力装置
が、常にDMACのブロックトランスファモードにおけるデ
ータ転送速度より充分速い場合を想定してものである
が、現実には、外部入出力装置のデータ転送速度は、一
定ではなく、時には、DMACのブロックトランスファモー
ドより遅い場合もあり得る。第７図の実施例では、その
点を考慮したものであり、データ転送速度が変動する外
部入出力装置と接続する場合の実施例である。
ブロックトランスファモードにおいて、データ転送速度
を遅らす方法に、DMACに対しREADY信号を発生する方式
がある。第８図にその方式のタイミングチャートを示
す。
を遅らす方法に、DMACに対しREADY信号を発生する方式
がある。第８図にその方式のタイミングチャートを示
す。
ステート３（Ｓ３）におけるクロック信号の立下り時点
にREADY信号のレベルを検知し、もしLOWレベル（NOREAD
Y状態）であればステート３の次にステートＷ（ＳＷ）
を実行する。そのステートＷにおけるクロック信号の立
下り時点で、READY信号がまだLOWレベルであれば、更に
ステートＷ（ＳＷ）を実行する。
にREADY信号のレベルを検知し、もしLOWレベル（NOREAD
Y状態）であればステート３の次にステートＷ（ＳＷ）
を実行する。そのステートＷにおけるクロック信号の立
下り時点で、READY信号がまだLOWレベルであれば、更に
ステートＷ（ＳＷ）を実行する。
ステート３およびステートＷにおけるクロック信号の立
下り時点にREADY信号がHIGHレベル（READY状態）であれ
ば、続いてステート４を実行する。このようにREADY信
号を利用することにより、DMACより発生するCONT信号の
アクティブ期間を拡大することができる。
下り時点にREADY信号がHIGHレベル（READY状態）であれ
ば、続いてステート４を実行する。このようにREADY信
号を利用することにより、DMACより発生するCONT信号の
アクティブ期間を拡大することができる。
第７図の実施例について、その動作を説明する。
外部入出力装置１１から発生するDREQ信号は、クロック
信号の立上り時点でＤラッチ回路１２により信号ａとし
て保持される。信号ｂは、信号ａによりクリアされ、DM
ACより発生されるCONT信号の立上り時点でプリセットさ
れるＤラッチ回路１３により生成される。信号ｃは、信
号ｂをクロック信号の立上り時点でＤラッチ回路１４に
より保持した信号である。
信号の立上り時点でＤラッチ回路１２により信号ａとし
て保持される。信号ｂは、信号ａによりクリアされ、DM
ACより発生されるCONT信号の立上り時点でプリセットさ
れるＤラッチ回路１３により生成される。信号ｃは、信
号ｂをクロック信号の立上り時点でＤラッチ回路１４に
より保持した信号である。
DMACのデータ転送速度にWAITを加えるREADY信号は、信
号ａと信号ｂとを負論理否定積（正論理否定論理和）回
路１５により論理積を取った信号である。外部入出力装
置１１に応答すべきDACK信号は、信号ｂと信号ｃとを負
論理和（正論理積）回路１６により論理和を取った信号
である。外部入出力装置１１に入力すべき読み出し書き
込みを制御するCONT信号（信号ｄ）は、信号ｄ，信号
ｃ，DMACからCONT信号とを負論理積（正論理和）回路１
７により論理積を取った信号である。
号ａと信号ｂとを負論理否定積（正論理否定論理和）回
路１５により論理積を取った信号である。外部入出力装
置１１に応答すべきDACK信号は、信号ｂと信号ｃとを負
論理和（正論理積）回路１６により論理和を取った信号
である。外部入出力装置１１に入力すべき読み出し書き
込みを制御するCONT信号（信号ｄ）は、信号ｄ，信号
ｃ，DMACからCONT信号とを負論理積（正論理和）回路１
７により論理積を取った信号である。
第９図に、これらの信号のタイミングチャートを示す。
ステート２（Ｓ２）におけるクロック信号の立上り時点
に、外部入出力装置１１からDREQ信号が発生されている
場合、DMACに入力するREADY信号は、ステート３（Ｓ
３）におけるクロック信号の立下り時点でHIGHレベルと
なり、ステートＷ（ＳＷ）が実行されずＳ２，Ｓ３，Ｓ
４の３ステートで１単位のデータ転送できる。
に、外部入出力装置１１からDREQ信号が発生されている
場合、DMACに入力するREADY信号は、ステート３（Ｓ
３）におけるクロック信号の立下り時点でHIGHレベルと
なり、ステートＷ（ＳＷ）が実行されずＳ２，Ｓ３，Ｓ
４の３ステートで１単位のデータ転送できる。
外部入出力装置１１より発生されるDREQ信号が遅れた場
合、ステートＷ（ＳＷ）を繰り返し実行し、ステートＷ
におけるクロック信号の立下り時点で、DREQ信号がアク
ティブになるタイミングを待つ。その間、DMACに入力す
べきREADY信号はLOWレベルとなり、DMACから発生するCO
NT信号のアクティブ期間を延長する。
合、ステートＷ（ＳＷ）を繰り返し実行し、ステートＷ
におけるクロック信号の立下り時点で、DREQ信号がアク
ティブになるタイミングを待つ。その間、DMACに入力す
べきREADY信号はLOWレベルとなり、DMACから発生するCO
NT信号のアクティブ期間を延長する。
外部入出力装置１１に対応すべきDACK信号は、信号ａの
立上り時点から、信号ｃの立上り時点までアクティブと
なる。外部入出力装置１１へ入力すべきCONT信号（信号
ｄ）は、信号ｃの立下り時点から、DMACからのCONT信号
の立上り時点まで、アクティブになる。
立上り時点から、信号ｃの立上り時点までアクティブと
なる。外部入出力装置１１へ入力すべきCONT信号（信号
ｄ）は、信号ｃの立下り時点から、DMACからのCONT信号
の立上り時点まで、アクティブになる。
このタイミングチャートは、外部入出力装置１１にとっ
て、第５図で説明したDREQ信号とDACK信号の応答および
CONT信号の発生手順に合致している。また、ステートＷ
における立下り時点でREADY信号がLOWレベルにあれば、
更にステートＷを実行し、HIGHレベルにあれば続いてス
テートＳ４を実行するので、第８図の方式と合致してい
ることがわかる。
て、第５図で説明したDREQ信号とDACK信号の応答および
CONT信号の発生手順に合致している。また、ステートＷ
における立下り時点でREADY信号がLOWレベルにあれば、
更にステートＷを実行し、HIGHレベルにあれば続いてス
テートＳ４を実行するので、第８図の方式と合致してい
ることがわかる。
以上説明したように、本発明によれば、既存のDMACのブ
ロックトランスファモードにおけるデータ転送速度で、
DREQ信号とDACK信号との応答によるデータ転送が実現で
き、動作が確実でかつ高速なデータ転送ができる。
ロックトランスファモードにおけるデータ転送速度で、
DREQ信号とDACK信号との応答によるデータ転送が実現で
き、動作が確実でかつ高速なデータ転送ができる。
また、DMACに入力するREADY信号を制御することによ
り、外部入出力装置のデータ転送速度が変動した場合で
も、DREQ信号とDACK信号との応答によるデータ転送が実
現できる。
り、外部入出力装置のデータ転送速度が変動した場合で
も、DREQ信号とDACK信号との応答によるデータ転送が実
現できる。
すなわち、外部入出力装置にとっては、DREQ信号とその
応答信号であるDACK信号とのシェイクハンドでデータが
転送でき、DMACにとっては、ブロックトランスファモー
ド（シングルトランスファモードに比べて２，３（＝7/
3）倍も高速なデータ転送方式）でのデータ転送を行な
うことができる。本発明装置によれば、例えば、クロッ
ク周波数５MHzの場合、1.67MB（メガバイト）／Ｓのデ
ータ転送速度を実現することができる。
応答信号であるDACK信号とのシェイクハンドでデータが
転送でき、DMACにとっては、ブロックトランスファモー
ド（シングルトランスファモードに比べて２，３（＝7/
3）倍も高速なデータ転送方式）でのデータ転送を行な
うことができる。本発明装置によれば、例えば、クロッ
ク周波数５MHzの場合、1.67MB（メガバイト）／Ｓのデ
ータ転送速度を実現することができる。
第１図は本発明の１実施例を示す回路図、第２図は従来
のＤＭＡデータ転送回路のブロック図、第３図は従来の
シングルトランスファモードのタイミングチャート、第
４図は従来のブロックトランスファモードのタイミング
チャート、第５図は従来の一般的なDREQ信号とDACK信号
との応答を示すタイミングチャート、第６図は第１図の
動作を説明するためのタイミングチャート、第７図は本
発明の他の実施例を示す回路図、第８図はREADY信号の
機能を説明するためのタイミングチャート、第９図は第
７図の動作を説明するためのタイミングチャートであ
る。 １……ＣＰＵ、２……メモリ、３……DMA用LSI(DMAC)、
４……クロック発生回路、５，６，１１……外部入出力
装置、７，９，１２，１３，１４……Ｄラッチ
のＤＭＡデータ転送回路のブロック図、第３図は従来の
シングルトランスファモードのタイミングチャート、第
４図は従来のブロックトランスファモードのタイミング
チャート、第５図は従来の一般的なDREQ信号とDACK信号
との応答を示すタイミングチャート、第６図は第１図の
動作を説明するためのタイミングチャート、第７図は本
発明の他の実施例を示す回路図、第８図はREADY信号の
機能を説明するためのタイミングチャート、第９図は第
７図の動作を説明するためのタイミングチャートであ
る。 １……ＣＰＵ、２……メモリ、３……DMA用LSI(DMAC)、
４……クロック発生回路、５，６，１１……外部入出力
装置、７，９，１２，１３，１４……Ｄラッチ
Claims (2)
- 【請求項１】メモリと、ダイレクト・メモリ・アクセス
制御用ＬＳＩと、該ダイレクト・メモリ・アクセス制御
用ＬＳＩの制御により前記メモリとデータ転送を行う外
部入出力装置とからなるダイレクト・メモリ・アクセス
回路において、 前記外部入出力装置が発生するダイレクト・メモリ・ア
クセス転送要求信号がアクティブでかつ前記ダイレクト
・メモリ・アクセス制御用ＬＳＩが発生する読み出しも
しくは書き込みのタイミングを制御するための信号がア
クティブの条件でアクティブとなり、 前記外部入出力装置が発生するダイレクト・メモリ・ア
クセス転送要求信号がアクティブでかつ前記ダイレクト
・メモリ・アクセス制御用ＬＳＩが発生する読み出しも
しくは書き込みのタイミングを制御するための信号がノ
ンアクティブの条件でノンアクティブとなる信号を、前
記外部入出力装置に対する前記ダイレクト・メモリ・ア
クセス転送要求信号に対する応答信号とし、 前記外部入出力装置が発生するダイレクト・メモリ・ア
クセス転送要求信号がノンアクティブでかつ前記ダイレ
クト・メモリ・アクセス制御用ＬＳＩが発生する読み出
しもしくは書き込みのタイミングを制御するための信号
がアクティブの条件でアクティブとなり、 前記外部入出力装置が発生するダイレクト・メモリ・ア
クセス転送要求信号がノンアクティブでかつ前記ダイレ
クト・メモリ・アクセス制御用ＬＳＩが発生する読み出
しもしくは書き込みのタイミングを制御するための信号
がノンアクティブの条件でノンアクティブとなる信号
を、前記外部入出力装置に対する読み出しもしくは書き
込みのタイミングを制御するための信号とするインター
フェイス回路を付加し、 前記ダイレクト・メモリ・アクセス制御用ＬＳＩの信号
と、前記外部入出力装置の信号との整合を図ることを特
徴とするダイレクト・メモリ・アクセス回路。 - 【請求項２】メモリと、ダイレクト・メモリ・アクセス
制御用ＬＳＩと、該ダイレクト・メモリ・アクセス制御
用ＬＳＩの制御により前記メモリとデータ転送を行う外
部入出力装置とからなるダイレクト・メモリ・アクセス
回路において、 前記外部入出力装置が発生するダイレクト・メモリ・ア
クセス転送要求信号と前記ダイレクト・メモリ・アクセ
ス制御用ＬＳＩが発生する読み出しもしくは書き込みの
タイミングを制御するための信号とをラッチし、ラッチ
した転送要求信号がアクティブの条件でアクティブとな
り、ラッチしたタイミングを制御するための信号がノン
アクティブの条件でノンアクティブとなる信号を、前記
外部入出力装置に対する前記ダイレクト・メモリ・アク
セス転送要求信号に対する応答信号とし、 前記ラッチした転送要求信号がノンアクティブの条件で
アクティブとなり、前記ダイレクト・メモリ・アクセス
制御用ＬＳＩが発生する読み出しもしくは書き込みのタ
イミングを制御するための信号がノンアクティブの条件
でノンアクティブとなる信号を、前記外部入出力装置に
対する読み出しもしくは書き込みのタイミングを制御す
るための信号とし、 前記ダイレクト・メモリ・アクセス制御用ＬＳＩが発生
する読み出しもしくは書き込みのタイミングを制御する
ための信号がノンアクティブの条件で待ち状態を開始
し、前記ラッチした転送要求信号がノンアクティブの条
件で待ち状態を解除する信号を、前記ダイレクト・メモ
リ・アクセス制御用ＬＳＩに対する待ち時間を制御する
信号とするインターフェイス回路を付加し、前記ダイレ
クト・メモリ・アクセス制御用ＬＳＩの信号と、前記外
部入出力装置の信号との整合を図ることを特徴とするダ
イレクト・メモリ・アクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22640085A JPH069039B2 (ja) | 1985-10-11 | 1985-10-11 | ダイレクト・メモリ・アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22640085A JPH069039B2 (ja) | 1985-10-11 | 1985-10-11 | ダイレクト・メモリ・アクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286452A JPS6286452A (ja) | 1987-04-20 |
| JPH069039B2 true JPH069039B2 (ja) | 1994-02-02 |
Family
ID=16844530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22640085A Expired - Lifetime JPH069039B2 (ja) | 1985-10-11 | 1985-10-11 | ダイレクト・メモリ・アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069039B2 (ja) |
-
1985
- 1985-10-11 JP JP22640085A patent/JPH069039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286452A (ja) | 1987-04-20 |
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