JPH0684365A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH0684365A JPH0684365A JP4233387A JP23338792A JPH0684365A JP H0684365 A JPH0684365 A JP H0684365A JP 4233387 A JP4233387 A JP 4233387A JP 23338792 A JP23338792 A JP 23338792A JP H0684365 A JPH0684365 A JP H0684365A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- circuit
- memory cell
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 記憶回路のデータ内容を短時間に特定のデー
タ列に置き換えることの出来る記憶回路を提供する。 【構成】 データ線２６とメモリセル２４との間に制御
端子２８によりデータセットデータをデータ入力端子２
７から入力するためのスイッチ２５を設け、ワード線２
３により選択されたメモリセルｎ個に１度にデータ入力
端子２７からのデータをデータセットすることで、デー
タセットのための時間を短縮する。
タ列に置き換えることの出来る記憶回路を提供する。 【構成】 データ線２６とメモリセル２４との間に制御
端子２８によりデータセットデータをデータ入力端子２
７から入力するためのスイッチ２５を設け、ワード線２
３により選択されたメモリセルｎ個に１度にデータ入力
端子２７からのデータをデータセットすることで、デー
タセットのための時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明は、記憶回路セルとビット
線との間に置換データ回路を備えた記憶回路と前記記憶
回路を用いた内符号誤り訂正用フラグ記憶回路である。
線との間に置換データ回路を備えた記憶回路と前記記憶
回路を用いた内符号誤り訂正用フラグ記憶回路である。
【０００２】
【従来の技術】近年、民生システムにディジタル技術が
多数使われてきている。特に、記憶回路（以下、メモリ
と記す）を多数用いたシステムが増えている。
多数使われてきている。特に、記憶回路（以下、メモリ
と記す）を多数用いたシステムが増えている。
【０００３】以下に従来の記憶回路について説明する。
図２は従来の記憶回路の主要部を模式的に示したもので
ある。１，１０は、記憶回路素子の行方向の番地を示す
選択線（以下、ワード線と称す。）、２，４，６，８，
１１，１２，１３，１４はデータを記憶するための領域
（以下、メモリセルと記す）、３，５，７，９は、外部
からのデータを内部のメモリセル２，４，６，８，１
１，１２，１３，１４に導くためのデータ線、１５，１
６，１７，１８は、記憶回路素子の列方向の番地を示す
列選択回路、１９は、外部からのデータ入力端子、２０
は、データ入力端子からのデータを増幅するための増幅
回路、２１は、メモリセル２，４，６，８，１１，１
２，１３，１４から読み出されたデータを増幅するため
の増幅回路、２２は、外部へのデータ出力端子である。
また、図３は記憶回路素子の内部を行，列方向に分けた
場合のアドレス空間の構成を示している。
図２は従来の記憶回路の主要部を模式的に示したもので
ある。１，１０は、記憶回路素子の行方向の番地を示す
選択線（以下、ワード線と称す。）、２，４，６，８，
１１，１２，１３，１４はデータを記憶するための領域
（以下、メモリセルと記す）、３，５，７，９は、外部
からのデータを内部のメモリセル２，４，６，８，１
１，１２，１３，１４に導くためのデータ線、１５，１
６，１７，１８は、記憶回路素子の列方向の番地を示す
列選択回路、１９は、外部からのデータ入力端子、２０
は、データ入力端子からのデータを増幅するための増幅
回路、２１は、メモリセル２，４，６，８，１１，１
２，１３，１４から読み出されたデータを増幅するため
の増幅回路、２２は、外部へのデータ出力端子である。
また、図３は記憶回路素子の内部を行，列方向に分けた
場合のアドレス空間の構成を示している。
【０００４】以上のように構成された記憶回路につい
て、以下その動作を説明する。まずデータ入力端子１９
からデータは、増幅回路２０により増幅される。次に、
ワード線１，１０により行方向のメモリセル２，４，
６，８，１１，１２，１３，１４が選択され、列選択回
路１５，１６，１７，１８により列方向のメモリセル
２，４，６，８，１１，１２，１３，１４が選択され
る。つまり、ワード線１，１０と列選択回路１５，１
６，１７，１８により選択された交点のメモリセル２，
４，６，８，１１，１２，１３，１４の１つのメモリセ
ルにデータが書き込まれる。逆に読み出し時は、書き込
み同様に選択されたメモリセル２，４，６，８，１１，
１２，１３，１４の１つからデータが読み出され、増幅
回路２１により増幅されてデータ出力端子に出力され
る。
て、以下その動作を説明する。まずデータ入力端子１９
からデータは、増幅回路２０により増幅される。次に、
ワード線１，１０により行方向のメモリセル２，４，
６，８，１１，１２，１３，１４が選択され、列選択回
路１５，１６，１７，１８により列方向のメモリセル
２，４，６，８，１１，１２，１３，１４が選択され
る。つまり、ワード線１，１０と列選択回路１５，１
６，１７，１８により選択された交点のメモリセル２，
４，６，８，１１，１２，１３，１４の１つのメモリセ
ルにデータが書き込まれる。逆に読み出し時は、書き込
み同様に選択されたメモリセル２，４，６，８，１１，
１２，１３，１４の１つからデータが読み出され、増幅
回路２１により増幅されてデータ出力端子に出力され
る。
【０００５】次に従来の内符号誤り訂正用フラグ記憶回
路について説明する。内符号誤り訂正フラグの動作を図
４を用いて説明する。図４は、ディジタル磁気録画再生
装置（ＶＴＲ）におけるトラック単位のテープフォーマ
ットであり、内符号訂正は、図４でｘ方向に誤り訂正を
する手段である。この場合内符号訂正の誤り訂正能力を
越えた場合にこれを示すために訂正不能フラグ（以下、
内符号フラグと記す）を出力する。内符号はｘ方向１行
につき１フラグの対応となる。この内符号フラグは、次
段の外符号誤り訂正及び誤り修整に用いられるため一旦
記憶回路（内符号フラグ記憶回路）に保持される。この
場合の内符号フラグの動作について説明する。内符号フ
ラグ記憶回路の初期状態（電源投入時等）において、デ
ータは全て“１”に設定され、内符号誤り訂正で訂正不
能が生じない場合のみ“０”に反転される。従って、１
トラックのデータが全て入力された時、内符号フラグ記
憶回路のデータに“１”が残っているところが、内符号
誤り訂正で訂正不能であることがわかる。次に、１トラ
ック分のデータの処理が全て終了した時点で内符号フラ
グ記憶回路を入力状態にするため、内符号記憶回路内の
全てのデータを“１”にする。
路について説明する。内符号誤り訂正フラグの動作を図
４を用いて説明する。図４は、ディジタル磁気録画再生
装置（ＶＴＲ）におけるトラック単位のテープフォーマ
ットであり、内符号訂正は、図４でｘ方向に誤り訂正を
する手段である。この場合内符号訂正の誤り訂正能力を
越えた場合にこれを示すために訂正不能フラグ（以下、
内符号フラグと記す）を出力する。内符号はｘ方向１行
につき１フラグの対応となる。この内符号フラグは、次
段の外符号誤り訂正及び誤り修整に用いられるため一旦
記憶回路（内符号フラグ記憶回路）に保持される。この
場合の内符号フラグの動作について説明する。内符号フ
ラグ記憶回路の初期状態（電源投入時等）において、デ
ータは全て“１”に設定され、内符号誤り訂正で訂正不
能が生じない場合のみ“０”に反転される。従って、１
トラックのデータが全て入力された時、内符号フラグ記
憶回路のデータに“１”が残っているところが、内符号
誤り訂正で訂正不能であることがわかる。次に、１トラ
ック分のデータの処理が全て終了した時点で内符号フラ
グ記憶回路を入力状態にするため、内符号記憶回路内の
全てのデータを“１”にする。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、仮にメモリ容量をｍ行×ｎ列とした場合
メモリ全体のデータをある値にする場合には、ｍ×ｎの
アクセスタイムが必要であるという課題を有していた。
来の構成では、仮にメモリ容量をｍ行×ｎ列とした場合
メモリ全体のデータをある値にする場合には、ｍ×ｎの
アクセスタイムが必要であるという課題を有していた。
【０００７】本発明は上記従来の課題を解決するもの
で、メモリ全体のデータをある値にする場合のアクセス
タイムを短くすることのできる記憶回路を提供すること
を目的とする。
で、メモリ全体のデータをある値にする場合のアクセス
タイムを短くすることのできる記憶回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の記憶回路は以下のような構成を有してい
る。すなわち、複数のデータ線と複数のメモリセルとの
間に通常使用時とある値にデータを設定する場合とでメ
モリセルへの入出力するデータを切り換えるスイッチを
付加した構成を有している。
に、本発明の記憶回路は以下のような構成を有してい
る。すなわち、複数のデータ線と複数のメモリセルとの
間に通常使用時とある値にデータを設定する場合とでメ
モリセルへの入出力するデータを切り換えるスイッチを
付加した構成を有している。
【０００９】
【作用】本発明は上記した構成により、メモリ全体のデ
ータをある値に設定する時間を１／ｎに短縮することが
出来る。
ータをある値に設定する時間を１／ｎに短縮することが
出来る。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の一実施例における記憶回路
のブロック図を示すものである。図１において、２３は
記憶回路素子の行方向の番地を示す選択線、２４はデー
タを記憶するための領域（メモリセル）、２５は通常使
用時とある値にデータを設定する場合とでメモリセル２
４への入出力するデータを切り換えるスイッチ、２６は
外部からのデータを内部のメモリセル２４に導くための
データ線、２７はメモリセルのデータを書き換えるため
のデータ入力端子、２８は切り換えスイッチの状態を制
御する制御端子、２９は外部からのデータ入力端子、３
０はデータ入力端子からのデータを増幅するための増幅
回路、３１は記憶回路素子の列方向の番地を示す列選択
回路、３２はメモリセル２４から読み出されたデータを
増幅するための増幅回路、３３は外部へのデータ出力端
子である。
のブロック図を示すものである。図１において、２３は
記憶回路素子の行方向の番地を示す選択線、２４はデー
タを記憶するための領域（メモリセル）、２５は通常使
用時とある値にデータを設定する場合とでメモリセル２
４への入出力するデータを切り換えるスイッチ、２６は
外部からのデータを内部のメモリセル２４に導くための
データ線、２７はメモリセルのデータを書き換えるため
のデータ入力端子、２８は切り換えスイッチの状態を制
御する制御端子、２９は外部からのデータ入力端子、３
０はデータ入力端子からのデータを増幅するための増幅
回路、３１は記憶回路素子の列方向の番地を示す列選択
回路、３２はメモリセル２４から読み出されたデータを
増幅するための増幅回路、３３は外部へのデータ出力端
子である。
【００１２】以上のように構成された本実施例の記憶回
路について以下その動作を説明する。通常動作は、従来
例と同様であるため、メモリセルのデータ内容をある値
に設定する場合（以下、データセットと記す）について
説明する。
路について以下その動作を説明する。通常動作は、従来
例と同様であるため、メモリセルのデータ内容をある値
に設定する場合（以下、データセットと記す）について
説明する。
【００１３】ｍ行×ｎ列構成のメモリ構成でワード線に
よりメモリセルが選択されると図２に示すメモリセル
２、４、６、８、１１、１２、１３、１４の内ワード線
に付いているメモリセル（２、４、６、８か１１、１
２、１３、１４何れかが）選択される。つまりｎ個のメ
モリセルが一度に選択される。これを利用してワード線
でメモリセルを選択し、制御端子２８で書換えデータ端
子２７側にスイッチを切り換えデータセットしたい値に
データ端子２７を設定し、通常の書き込み動作を行えば
１回のワード線設定でｎ個のメモリセルにデータセット
することが出来る。図３に示す様に、ｍ行×ｎ列の記憶
回路の場合、ｍ回ワード線でアドレスを設定すれば全て
のメモリセルをデータセットすることができる。
よりメモリセルが選択されると図２に示すメモリセル
２、４、６、８、１１、１２、１３、１４の内ワード線
に付いているメモリセル（２、４、６、８か１１、１
２、１３、１４何れかが）選択される。つまりｎ個のメ
モリセルが一度に選択される。これを利用してワード線
でメモリセルを選択し、制御端子２８で書換えデータ端
子２７側にスイッチを切り換えデータセットしたい値に
データ端子２７を設定し、通常の書き込み動作を行えば
１回のワード線設定でｎ個のメモリセルにデータセット
することが出来る。図３に示す様に、ｍ行×ｎ列の記憶
回路の場合、ｍ回ワード線でアドレスを設定すれば全て
のメモリセルをデータセットすることができる。
【００１４】以下、本発明の他の実施例について説明す
る。ａ個のフラグを持つ内符号誤り訂正用フラグ記憶回
路について説明する。従来、ａ個のフラグを全て初期状
態（“１”）にするためには、ａ×サイクルタイムの時
間を有していたが、前記記憶回路でａ個のアドレス設定
をワード線で行えば、１回のサイクルタイムで全てを初
期状態に設定することが可能である。
る。ａ個のフラグを持つ内符号誤り訂正用フラグ記憶回
路について説明する。従来、ａ個のフラグを全て初期状
態（“１”）にするためには、ａ×サイクルタイムの時
間を有していたが、前記記憶回路でａ個のアドレス設定
をワード線で行えば、１回のサイクルタイムで全てを初
期状態に設定することが可能である。
【００１５】
【発明の効果】本発明は、データ線とメモリセルの間に
スイッチを設けることにより全てのメモリセルのデータ
セット時間を短縮することができる優れた記憶回路を実
現できるものである。
スイッチを設けることにより全てのメモリセルのデータ
セット時間を短縮することができる優れた記憶回路を実
現できるものである。
【図１】本発明の一実施例の記憶回路の主要部の模式図
【図２】従来の記憶回路の主要部の模式図
【図３】記憶回路のアドレス空間を示す図
【図４】トラック単位のテープフォーマット図
１ ワード線 ２ メモリセル ３ データ線 ４ メモリセル ５ データ線 ６ メモリセル ７ データ線 ８ メモリセル ９ データ線 １０ ワード線 １１〜１４ メモリセル １５〜１８ 選択回路 １９ データ入力端子 ２０ 増幅回路 ２１ 増幅回路 ２２ データ出力端子 ２３ ワード線 ２４ メモリセル ２５ スイッチ ２６ データ線 ２７ データセット用データ入力端子 ２８ スイッチ制御端子
Claims (1)
- 【請求項１】記憶回路素子の行方向の番地を示す選択線
と、データを記憶するためのメモリセルと、通常使用時
と故意にデータを設定する場合とで前記メモリセルへの
入出力するデータを切り換えるスイッチと、外部からの
データを内部のメモリセルに導くためのデータ線と、前
記メモリセルのデータを書き換えるためのデータ入力端
子と、前記データを切り換えるスイッチの状態を制御す
る制御端子と、外部からのデータ入力端子と、前記デー
タ入力端子からのデータを増幅するための増幅回路と、
記憶回路素子の列方向の番地を示す列選択回路と、前記
メモリセルから読み出されたデータを増幅するための増
幅回路と、外部へのデータ出力端子とから構成されるこ
とを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233387A JPH0684365A (ja) | 1992-09-01 | 1992-09-01 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233387A JPH0684365A (ja) | 1992-09-01 | 1992-09-01 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684365A true JPH0684365A (ja) | 1994-03-25 |
Family
ID=16954301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233387A Pending JPH0684365A (ja) | 1992-09-01 | 1992-09-01 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0513368A1 (en) * | 1990-11-29 | 1992-11-19 | Moon-Star Chemical Corporation | Frosting agent for water-based polyurethane and production thereof |
-
1992
- 1992-09-01 JP JP4233387A patent/JPH0684365A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0513368A1 (en) * | 1990-11-29 | 1992-11-19 | Moon-Star Chemical Corporation | Frosting agent for water-based polyurethane and production thereof |
| EP0513368B1 (en) * | 1990-11-29 | 1995-01-25 | Moon-Star Chemical Corporation | Frosting agent for water-based polyurethane and production thereof |
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