JPH0683789A - 並列処理システム - Google Patents

Abstract

(57)【要約】 【目的】 並列処理システムの任意のプロセッサエレメ
ント間で送信／受信とスルー中継とを同一時に行えるよ
うにして、システム構築の柔軟性と処理の高速化を図
る。 【構成】 並列処理システムを構成するプロセッサエレ
メントＰＥに、複数の通信チャネルＣＨ１〜８を共通に
接続可能なバイパスバス４２ａ〜ｈを複数設ける。そし
て、各通信チャネルＣＨ１〜８と他のプロセッサエレメ
ントＰＥ間を接続する通信線６を、内部システムバス５
０又はバイパスバス４２ａ〜ｈの１つのバスに接続する
チャネルモード切り替え手段４５，４７を設ける。この
チャネルモード切り替え手段４５，４７を、管理プロセ
ッサ４の指令に従って切り替える。また、各プロセッサ
エレメントの処理動作を、同一の同期信号に同期させて
行わせるようにし、オーバーヘッド時間を少なくしてス
ループットを向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一まとまりのデータ処
理を複数のプロセッサ（以下、プロセッサエレメントと
いう）に分割して並列処理する並列処理システムに関す
る。

【０００２】

【従来の技術】並列処理システムは、音響信号処理や画
像信号処理などのように膨大な量の信号処理を高速に処
理するシステムであり、従来から種々の並列処理システ
ムが提案されている。

【０００３】例えば、特開昭６３−２４０６６７号公報
に記載された並列データ処理装置は、複数のプロセッサ
エレメントを行列状に配列し、縦と横方向に隣接するプ
ロセッサエレメント相互を、各プロセッサエレメントに
設けた４組の入出力線を持つデータ転送部を介して接続
し、データ転送部に接続された最大４つのプロセッサエ
レメントとの間でデータの送信／受信を可能にするとと
もに、入力されるデータを中継して他のプロセッサエレ
メントに転送可能に構成されている。

【０００４】また、特開平３−１２７２５１号公報に記
載された並列計算機のデータ通信システムによれば、各
プロセッサエレメントに独立した４個の通信ポート又は
通信チャネルを設け、これを介して隣接するプロセッサ
エレメントを相互に接続し、各通信ポートに接続された
プロセッサエレメントとの間でデータの送信／受信を可
能にするとともに、一のプロセッサエレメントの任意の
２個の通信ポート間を直接的に接続可能にし、中継処理
を行わずに他の２つのプロセッサエレメント間のデータ
転送を直接通過（スルー）させるように構成されてい
る。

【０００５】しかし、上記２つの公報に記載されたシス
テムのデータ転送部又は通信ポートによれば、データの
送受信と中継（又はスルー中継）を同一時に行えないの
で、処理効率が悪い。

【０００６】また、特開平１−３２０５６４号公報に記
載された並列処理システムは、各プロセッサエレメント
の内部システムバスに４個の通信ポートを接続し、各通
信ポートに外部通信線を介して他のプロセッサエレメン
トをそれぞれ接続するとともに、隣合う通信ポートに接
続された外部通信線をバイパススイッチを介して連結可
能に構成したものが提案している。これによれば、隣合
う２つの通信ポートを介してデータの送受信を行いなが
ら、残りの隣合う２つの通信ポート間のバイパススイッ
チを閉じることにより、データのスルー中継を同一時に
行うことができる。

【０００７】

【発明が解決しようとする課題】しかし、特開平１−３
２０５６４号公報に記載された並列処理システムによれ
ば、隣合わない２つの通信ポートに接続された他のプロ
セッサエレメントと送信又は受信を行う場合には、残り
の隣合わない２つの通信ポートに接続された他のプロセ
ッサエレメント間のスルー中継を行えないという問題が
ある。つまり、隣合わない２つの通信ポート間でデータ
のスルー中継を行おうとすると、それらの間にある通信
ポートの外部通信線を経由することになり、３つの通信
ポートがスルー中継に使用されてしまうからである。

【０００８】また、同様の理由により、隣合わない２つ
の通信ポートに接続されたプロセッサエレメント間のス
ルー中継を行いながら、残りの隣合わない２つの通信ポ
ートに接続された他のプロセッサエレメント間のスルー
中継を行うことができない。

【０００９】したがって、並列処理システムの構成を一
定の範囲で変更できるが、変更の自由度が十分ではな
く、並列処理できるデータ処理の内容に制限を受けた
り、処理の高速化に制限を受ける場合がある。

【００１０】また、従来の技術では、プロセッサエレメ
ントが故障した場合の対応について配慮されていないこ
とから、プロセッサエレメントが１つでも故障した場
合、システム全体の動作の保証ができなくなるという問
題がある。

【００１１】また、各プロセッサエレメントを接続する
通信ポートが４個に固定されていることから、処理でき
るパイプライン処理の段数に制限を受ける場合がある。

【００１２】また、一般に、各プロセッサエレメントは
処理プログラムをステップごとなどのいくつかの処理単
位に区分して実行するが、従来は、その処理単位を実行
する処理時間とデータ転送時間とを調和させることにつ
いて考慮されていないことから、無駄時間が発生する場
合があり、処理の高速化が十分でないという問題があ
る。

【００１３】本発明の第１の目的は、プロセッサエレメ
ントに接続された複数のプロセッサエレメントの任意の
プロセッサエレメント間で、送信／受信とスルー中継と
を同一時に行うことができる並列処理システムを提供す
ることにある。

【００１４】また、本発明の第２の目的は、第１の目的
に加え、プロセッサエレメントが故障しても、処理を継
続できる並列処理システムを提供することにある。

【００１５】また、本発明の第３の目的は、第１の目的
に加え、より多段のパイプライン処理を行うことができ
る並列処理システムを提供することにある。

【００１６】また、本発明の第４の目的は、第１の目的
に加え、処理を一層高速化できる並列処理システムを提
供することにある。

【００１７】

【課題を解決するための手段】上記第１の目的を達成す
るため、本発明の第１の発明は、プロセッサとメモリと
複数の通信チャネルとを内部システムバスにより接続し
てなるプロセッサエレメントを複数備え、プロセッサエ
レメントのそれぞれを、所定数の他のプロセッサエレメ
ントと通信チャネルを介して相互に接続し、管理プロセ
ッサから与える指令に従って一まとまりのデータ処理を
前記各プロセッサエレメントに分担して実行させる並列
処理システムにおいて、プロセッサエレメントは、当該
プロセッサエレメントに属する複数の通信チャネルを共
通に接続可能なバイパスバスを複数有し、通信チャネル
のそれぞれは、当該通信チャネルに接続された他のプロ
セッサエレメントを内部システムバス又はバイパスバス
の１つのバスに接続するチャネルモード切り替え手段を
含んでなることを特徴とする。

【００１８】この場合において、チャネルモード切り替
え手段は管理プロセッサから与えられるチャネルモード
指令に従って切り替えるようにすることができる。

【００１９】また、管理プロセッサにより、各通信チャ
ネルのチャネルモード切り替え手段を切り替え、当該通
信チャネルが属するプロセッサエレメントの処理データ
を複数の他のプロセッサエレメントに伝送するようにす
ることができる。

【００２０】また、管理プロセッサにより、各通信チャ
ネルのチャネルモード切り替え手段を切り替え、一の通
信チャネルに外部のプロセッサエレメントから入力され
る外部データを、バイパスバスと他の複数の通信チャネ
ルを介して他の外部の複数のプロセッサエレメントに同
時にスルーさせるようにすることができる。

【００２１】また、管理プロセッサは、複数のプロセッ
サエレメント相互を接続するインターフェイス通信線と
通信チャネルとの接続状態を管理する構成管理手段と、
各プロセッサエレメントの処理分担に基づいて各通信チ
ャネルのモードを決定し、該決定に基づいてチャネルモ
ード指令を各プロセッサエレメントに出力する通信チャ
ネルモード設定手段とを含んで構成することができる。

【００２２】また、管理プロセッサは、通信チャネルモ
ード設定手段により全ての通信チャネルのモードを設定
した後、全てのプロセッサエレメントに処理開始指令を
出力するようにすることがこのましい。

【００２３】また、管理プロセッサは、データ処理を構
成する処理単位の終了とデータ転送の終了のいずれか遅
いものにあわせて、通信チャネルモード設定手段により
必要な通信チャネルのモードを変更設定するようにする
ことができる。

【００２４】上記第２の目的を達成するため、本発明の
第２の発明は、上記第１の発明に加え、管理プロセッサ
に、プロセッサエレメントの動作状態を監視する監視手
段と、該監視手段により動作異常が検出されたプロセッ
サエレメントを切り離すとともに、データ処理を行わせ
るプロセッサエレメント群の再構成を行う再構成手段と
を設け、通信チャネルモード設定手段は再構成手段の決
定に従って各通信チャネルのモードを変更し、該変更に
基づいてチャネルモード指令を各プロセッサエレメント
に出力するようにしたことを特徴とする。

【００２５】また、上記第１と第２の発明において、チ
ャネルモード切り替え手段は、他のプロセッサエレメン
トを内部システムバスとスルー用信号線の一方に接続す
る第１の切り替え手段と、スルー用信号線をバイパスバ
スの１つに選択接続する第２の切り替え手段とから構成
することが好ましい。

【００２６】上記第３の目的を達成するため、本発明の
第３の発明は、上記第１又は第２のの発明において、プ
ロセッサエレメントの通信チャネルを８個設けるととも
に、各通信チャネルを共通に接続可能なバイパスバスを
８個設け、そのプロセッサエレメントを行列状に複数配
列し、その行列の縦、横、斜め方向に隣接するプロセッ
サエレメント同士を通信チャネルを介して相互にトーラ
ス状に接続したことを特徴とする。

【００２７】上記第４の目的を達成するため、本発明の
第４の発明は、プロセッサとメモリと複数の通信チャネ
ルとを内部システムバスにより接続してなるプロセッサ
エレメントを複数相互に接続して形成されたプロセッサ
エレメント群と、一まとまりのデータ処理を行う複数の
処理プログラムを各プロセッサエレメントに割付け、そ
の割付けに従って処理プログラムを対応するプロセッサ
エレメントのメモリに転送するとともに、プロセッサエ
レメント群を管理して複数の処理プログラムを並列処理
させる管理プロセッサと、処理プログラムを構成する処
理単位の開始タイミングを制御する同期信号を全てのプ
ロセッサエレメントに一斉に与える同期信号発生装置と
を備え、プロセッサエレメントのそれぞれは、当該プロ
セッサエレメントに属する複数の通信チャネルを共通に
接続可能なバイパスバスを複数有し、所定数の他のプロ
セッサエレメントと通信チャネルを介して相互に接続さ
れてなり、通信チャネルのそれぞれは、当該通信チャネ
ルに接続された他のプロセッサエレメントを内部システ
ムバス又は前記バイパスバスの１つのバスに接続するチ
ャネルモード切り替え手段を含んでなり、管理プロセッ
サは処理プログラムの割付けに従って各プロセッサエレ
メント相互間のデータの送受とその伝送ルートを決定
し、該決定に従って各通信チャネルのチャネルモード指
令を各チャネルモード切り替え手段に出力し、該チャネ
ルモード切り替え手段はチャネルモード指令に従って切
り替え動作するようにしたことを特徴とする。

【００２８】この場合において、同期信号の周期を、プ
ロセッサエレメントの処理単位の処理時間にチャネルモ
ード切り替え手段の切り替え動作にかかる時間を加えた
時間よりも大きく設定することが好ましい。

【００２９】また、プロセッサエレメント群の処理単位
量と該処理に伴うデータ転送量とを統一し、該統一され
た量に基づいて同期信号の周期を設定することが好まし
い。

【００３０】

【作用】このように構成することにより、本発明によれ
ば、次の作用により上記目的が達成できる。

【００３１】すなわち、第１の発明によれば、複数の通
信チャネルを共通に接続可能なバイパスバスを複数有す
るから、一のスルー中継にかかる２つの通信チャネルを
一のバイパスパスに接続し、他のスルー中継にかかる２
つの通信チャネルを他のバイパスバスに接続することに
より、任意のプロセッサエレメント間の複数のスルー中
継を同一時に行わせることができる。また、相手のプロ
セッサエレメントを内部システムバスに接続することに
より、他のスルー中継の制限を何ら受けることなくかつ
同一時に、送信又は受信を行うことができる。

【００３２】管理プロセッサにより各プロセッサエレメ
ントに指令を出し、各通信チャネルの接続状態を切り替
えるようにしたものによれば、プロセッサエレメント群
の並列システム構成を、処理プログラムの内容に応じて
自由にかつ速やかに構築することができる。

【００３３】また、管理プロセッサにより一のプロセッ
サエレメントの複数の通信チャネルを内部システムバス
に接続して送信モードに設定できるから、そのすること
ができ、スループットを短縮できる。同様に、通信チャ
ネルの設定により、一のプロセッサエレメントからの転
送データを他の複数のプロセッサエレメントに同一時に
送信することができる。

【００３４】管理プロセッサにシステムの接続状態を管
理する構成管理手段を設けたものによれば、データ処理
の内容に応じて各プロセッサエレメントの処理分担を決
定し、その決定に基づいて各通信チャネルのモードを設
定することにより、データ処理の内容に合わせて並列処
理システムを自動的に構築できる。つまり、個々のプロ
セッサエレメント相互の接続構成、及びプロセッサエレ
メント内の処理プログラムを一斉に設定変更可能である
ことから、限られたハードウェア構成の中で実現可能な
データ処理の内容を判断し、システムの再構築を迅速に
行うことができる。

【００３５】また、各プロセッサエレメントの処理動作
を同期させるとともに、データ処理を構成する処理単位
の終了とデータ転送の終了のいずれか遅いものにあわせ
て、管理プロセッサにより必要な通信チャネルのモード
を変更設定するようしたものによれば、一まとまりのデ
ータ処理を構成する１フェーズごとの処理単位に合わせ
て、最適な並列処理システムを構築することができ、デ
ータ処理の内容に応じて最適な高速処理システムを構築
できる。

【００３６】本発明の第２の発明によれば、プロセッサ
エレメントの監視手段により動作異常が検出されたプロ
セッサエレメントを、再構成手段により切り離すととも
にプロセッサエレメント群の再構成を行うようにしたか
ら、プロセッサエレメント群の一部に故障が発生しても
データ処理を継続でき、信頼性の高いシステムとするこ
とができる。

【００３７】本発明の第３の発明によれば、プロセッサ
エレメントの通信チャネルを８個設け、行列状に配列さ
れたプロセッサエレメントを縦、横、斜め方向に接続し
たものによれば、並列処理システムの接続構成の自由度
が向上するから、限られた規模のプロセッサエレメント
群により、多段処理を含む、より複雑なデータ処理を行
わせることができる。

【００３８】例えば、複数の音源からなる音響シミュレ
ーションや、複雑な画像処理を高速かつ高品質に行うよ
うな場合、信号処理のためのデータ量や演算のためのパ
ラメータ量が増えるので、システム全体のスループット
の向上を図る必要があるため、並列処理の段数を増やす
などの対処が必要になる。このような場合、本発明によ
れば、信号処理のために必要となる複数の基本的な処理
プログラムを予め準備しておき、そのプログラムの変更
に伴うプロセッサエレメント間のデータ転送の方向を決
定し、それらを一斉に変更することでシステム全体の信
号処理の内容を迅速に変更することが可能である。

【００３９】本発明の第４の発明によれば、各プロセッ
サエレメントの処理動作を、同一の同期信号に同期させ
て行わせるようにしたことから、オーバーヘッド時間を
少なくしてスループットを向上できる。

【００４０】特に、その同期信号の周期を、プロセッサ
エレメントの処理単位の処理時間にチャネルモード切り
替え手段の切り替え動作にかかる時間を加えた時間より
も大きく設定した場合は、各処理単位ごとに並列処理シ
ステムの構成を変更できるから、限られた規模のプロセ
ッサエレメントを用いて一層処理を高速化できるシステ
ムを構築できる。

【００４１】また、プロセッサエレメント群の処理単位
量と該処理に伴うデータ転送量とを統一し、該統一され
た量に基づいて同期信号の周期を設定するようにすれ
ば、更にスループットを向上できる。

【００４２】

【実施例】以下、本発明を図示実施例に基づいて説明す
る。

【００４３】図１乃至図５に、本発明の一実施例の並列
処理システムの構成図を示す。図１は、本発明の主要部
の１つである通信チャネルおよびその制御に関係する部
分の構成図である。図２は、並列処理システムの全体を
示す基本構成図である。図３は、並列処理システムを構
成する１つのプロセッサエレメントの構成図である。図
４は、並列処理システム全体を管理する管理プロセッサ
の構成図である。図５は、プロセッサエレメントの処理
動作のタイミングを制御する同期信号発生装置の構成図
である。

【００４４】図２に示すように、並列処理システムの基
本構成は、入力装置１と、複数のプロセッサエレメント
ＰＥからなるプロセッサエレメント群２と、出力装置３
と、管理プロセッサ４と、同期信号発生装置５とを含ん
で構成されている。

【００４５】プロセッサエレメント群２は、複数のプロ
セッサエレメントＰＥを、ｍ（ｍ＝１，２，…，ｘ）
行、ｎ（ｎ＝１，２，…，ｙ）列の行列状に配列し、横
（行）方向と、列（縦）方向と、斜め方向の隣合うプロ
セッサエレメントＰＥｍｎ相互を、インターフェイス通
信線６により接続して構成されている。この実施例で
は、外周に配列されたプロセッサエレメントＰＥは、行
列の内側に配列されたプロセッサエレメントＰＥにのみ
接続されている。しかし、これに限らず、縦方向両端の
複数のプロセッサエレメントＰＥ（ＰＥ１１，…，ＰＥ
１ｙ，ＰＥｘ１，…，ＰＥｘｙ）を隣合うものとして、
縦方向と斜め方向に接続して、トーラス状に構成するこ
とができる。例えば、ＰＥ１１にＰＥｘ１とＰＥｘ２を
接続する如くである。

【００４６】入力装置１は、複数のプロセッサエレメン
トＰＥｍｎで処理するデータをディジタル化するための
装置であり、本実施例では、第１列のプロセッサエレメ
ントＰＥ１１〜ＰＥｘ１に入力インターフェイス７を介
して接続されている。出力装置３は、第ｙ列のプロセッ
サエレメントＰＥ１ｙ〜ＰＥｘｙに出力インターフェイ
ス８を介して接続されている。出力装置３は、プロセッ
サエレメント群２により並列処理されたデータを、ディ
ジタルもしくはアナログ信号にて出力するようになって
いる。管理プロセッサ４は、入力装置１やプロセッサエ
レメント群２を含めたシステム全体を統括管理するもの
で、動作条件を制御パラメータにしてインターフェイス
９を介して各プロセッサエレメントＰＥｍｎに逐次出力
するようになっている。また、同期信号発生装置５は、
管理プロセッサ４からインターフェイス１０を介して与
えられる指令に応じてプロセッサエレメント群２の処理
動作のタイミングを制御する同期信号１１を発生する。
その同期信号１１はインターフェイスを介して各プロセ
ッサエレメントＰＥｍｎに与えられる。プロセッサエレ
メント群２は、同期信号１１により処理を開始し、その
同期信号１１のサイクル内に、データ処理の１フェーズ
（処理単位）の処理を終了し、それを繰り返し行う。各
プロセッサエレメントＰＥｍｎは、装置全体のデータ処
理のうち、並列演算の処理をそれぞれ分担しており、入
力装置１から受信したデータを処理、加工し、通信線６
を介して次段もしくは周辺のプロセッサエレメントＰＥ
へ転送する。最終的な処理結果は出力装置４から出力さ
れる。

【００４７】次に、各装置の詳細構成を説明する。各プ
ロセッサエレメントＰＥｍｎは同一に構成されており、
そのブロック構成を図３に示し、通信チャネルを中心と
する詳細構成図を図１に示す。図３に示すように、プロ
セッサエレメントＰＥは、それぞれ破線で囲まれた信号
処理部２０と、制御部３０と、通信部４０の３つのブロ
ックに分けられ、それらは内部システムバス５０によっ
て接続されている。信号処理部２０は、シグナルプロセ
ッサ２１と、インストラクションメモリ２２と、データ
ストレージ２３とを含んで構成されている。制御部３０
は、制御プロセッサ３１と、チャネルモード設定レジス
タ３２と、チャネルステータスレジスタ３３と、相手Ｐ
Ｅステータスレジスタ３４とを含んで構成されている。
通信部４０は、最大８個の通信チャネルＣＨ１〜ＣＨ８
と、８組のバイパスバス４２を有して構成されている。
各通信チャネルＣＨは同一の構成となっており、送信、
受信又はスルー中継にプリセット可能な単方向通信チャ
ネルである。したがって、個々のプロセッサエレメント
ＰＥは最大８つの通信チャネルを有し、トーラス結合方
式による完全並列処理が可能である他、汎用的にシステ
ム全体の処理内容に応じて様々な接続状態を形成するこ
とができる。

【００４８】シグナルプロセッサ２１は、プロセッサエ
レメント群２の全体で行うデータ処理の一部の処理、即
ちパイプライン処理の一部分を受け持つ。この分担の割
付けは管理プロセッサ４により行われる。

【００４９】制御プロセッサ３１は、管理プロセッサ４
からの命令を受取り、プロセッサエレメントＰＥ内全体
をコントロールするための制御専用のプロセッサであ
る。そのため、制御プロセッサ３１はインターフェイス
９によって管理プロセッサ４に接続され、同期信号発生
装置５から同期信号１１が入力されている。例えば、制
御プロセッサ３１は、管理プロセッサ４からの命令によ
ってシグナルプロセッサ２１に対する起動／停止指令２
４を、インストラクションメモリ２２にシグナルプロセ
ッサ２１用の信号処理プログラムの格納指令２５を出力
する。また、管理プロセッサ４に対するプロセッサエレ
メントＰＥ内部ステータスの報告を行う。また、管理プ
ロセッサ４からの指令により通信チャネルＣＨ１〜８に
対する各種の設定等をチャネルモードレジスタ３２に行
う。

【００５０】チャネルモード設定レジスタ３２には、管
理プロセッサ４からの命令により各通信チャネルＣＨ１
〜８の通信チャネルの動作モード（チャネルモードと略
称する）の設定がなされる。チャネルモードには送信、
受信又はスルー中継がある。チャネルステータスレジス
タ３３には、通信チャネルＣＨ１〜８に設定されている
送信、受信、スルー中継のチャネルモードの設定状態が
格納される。相手ＰＥステータスレジスタ３４には、通
信チャネル毎の相手側のチャネルモードの設定状態（送
信、受信又はスルー中継の設定状態）が逐次記録され
る。この相手ＰＥステータスレジスタ３４に格納されて
いる情報は、制御プロセッサ３１により管理プロセッサ
４へ転送される。

【００５１】通信チャネルＣＨ１〜８は同一構成であ
り、図１に例示した通信チャネルＣＨ１、ＣＨ２のよう
に構成されている。図示のように、各通信チャネルＣＨ
は、切り替え手段４１Ａ，４１Ｂによって切り替え使用
されるバッファメモリ４２Ａ，ｂと、転送手段４４と、
送受信／スルー切り替え手段４５と、相手ＰＥステータ
ス監視手段４６と、バイパスバス切り替え手段４７とを
含んで構成されている。２つのバッファメモリ４２Ａ，
４２Ｂは切り替え手段４１Ａを切り替えることによっ
て、内部システムバス５０に選択的に接続され、また切
り替え手段４１Ｂによって転送手段４４に選択的に接続
される。転送手段４４は相手プロセッサエレメントＰＥ
とのデータの送信／受信を行うための機構である。送受
信／スルー切り替え手段４５はチャネルモード設定レジ
スタ３２の設定内容にしたがって、送受信モードのとき
は外部通信線６を転送手段４４に接続し、スルー中継モ
ードのときはスルー用通信線４８に切り替え接続する。
バイパスバス切り替え手段４７はチャネルモード設定レ
ジスタ３２の設定内容にしたがって、スルー用通信線４
８をバイパスバス４２ａ〜ｈの１つのバイパスバスに接
続可能に構成されている。

【００５２】転送手段４４、送受信／スルー切り替え手
段４５、およびバイパスバス切り替え手段４７は、それ
ぞれチャネルモード設定レジスタ３２に設定されたチャ
ネルモードを信号線５１を介して取り込み、それらの動
作又は切り替えを行うようになっている。また、転送手
段４４、送受信／スルー切り替え手段４５、およびバイ
パスバス切り替え手段４７の動作状態は、信号線５２を
介してチャネルモードステータスレジスタ３３に格納さ
れる。なお、チャネルモード設定レジスタ３２へのチャ
ネルモードの設定は、シグナルプロセッサ２１の処理動
作が開始する前に送信、受信又はスルー中継の何れかに
設定される。そして、シグナルプロセッサ２１からの起
動により処理開始後データ転送を開始する。バッファメ
モリ４２Ａ，Ｂは交替バッファメモリである。これらの
交替バッファメモリ４２Ａ，Ｂを通信バッファとして用
いることにより、シグナルプロセッサ２１のシステムバ
ス５０へのアクセスと、通信チャネルＣＨ毎の相手プロ
セッサエレメントＰＥ間とのデータ転送を並列に行うよ
うになっている。また、後述するように、シグナルプロ
セッサ２１による１フェーズの処理時間と通信チャネル
ＣＨのデータ転送時間とが、同期信号発生装置３より生
成される同期信号の１サイクル内に終了するように設定
してある。これにより、シグナルプロセッサ２１の処理
時間と転送手段４４によるデータ転送時間のオーバーヘ
ッドが無くなる。

【００５３】相手ＰＥステータス監視手段４６は、外部
通信線６を介してその通信チャネルＣＨに接続されてい
る相手ＰＥの識別番号を検出し、信号線５３により相手
ＰＥステータスレジスタ３４に記憶する。この記憶され
た情報は、制御プロセッサ３１を経由して管理プロセッ
サ４へ伝えられる。

【００５４】管理プロセッサ４は、図４に示すように構
成されている。ＣＰＵ６１は管理プロセッサ４内の処理
をつかさどる中央処理装置である。プログラムダウンロ
ード用記憶装置６２は、プロセッサエレメント群２の個
々のプロセッサエレメントＰＥｍｎに処理プログラムを
ダウンロードするための記憶装置であり、データ処理に
必要な種々のプログラムを格納している。主メモリ６３
内のＰＥステータス監視プログラム６３Ａは、プロセッ
サエレメントＰＥｍｎの全てについて設定されているＰ
Ｅ相互の接続状態と、各プロセッサエレメントＰＥｍｎ
の通信チャネルＣＨのチャネルモードの設定状態とを、
インタフェース９を介して受信チャネル６４から取り込
んで記憶している。ＣＰＵ６１は、このＰＥステータス
監視プログラムによってＰＥ相互の接続状態と、各プロ
セッサエレメントＰＥｍｎの通信チャネルＣＨ１〜８の
設定状態を把握し、システム全体として実行可能なデー
タ処理プログラムを決定できるようになっている。ま
た、仮に何れかのプロセッサエレメントＰＥにおいて故
障が発生した場合はその異常が反映され、全てのプロセ
ッサエレメントＰＥｍｎについてハードウェアが正常か
異常かの判断をするようになっている。制御指令生成プ
ログラム６３Ｃは、プロセッサエレメントＰＥｍｎを制
御するための命令を生成するものである。生成する命令
には、大きく分けて、個々のプロセッサエレメントＰＥ
ｍｎに対する命令と、プロセッサエレメント群２の全体
に対して一斉に指令を出す命令がある。前者には、プロ
セッサエレメントＰＥ内部の通信チャネルＣＨのチャネ
ルモード設定指令（送信、受信、スルー中継の設定命
令）、プロセッサエレメントＰＥへの信号処理プログラ
ムのダウンロード指示命令、同期信号発生装置３からの
同期信号１１を受け付けるか否かの同期信号有効／無効
命令等がある。同期信号制御手段６６は、同期信号発生
装置３への起動／停止並びに同期信号１１の周期の設定
を行う。これらの命令等は、送信チャネル６５を介して
各プロセッサエレメントＰＥｍｎに転送される。 図５
は、同期信号発生装置３の内部ブロック図である。同期
信号発生装置３は、管理プロセッサ４からプログラマブ
ルタイマ７２に入力される起動／停止指令および周期設
定制御指令に従って動作する。つまり、発振器７１から
のクロック信号をプログラマブルタイマ７２により分周
して設定された周期の同期信号を生成して発生する。実
際に各プロセッサエレメントＰＥｍｎに出力される同期
信号１１は、全てのプロセッサエレメントに共通の信号
であり、負荷が大きいので、ドライバー７３を用いてパ
ワー増幅して出力している。

【００５５】ここで、プロセッサエレメント群２の各プ
ロセッサエレメントＰＥｍｎの接続構成を設定又は変更
して、データ処理の種類や内容に合わせて並列処理シス
テムを構築又は再構築する手順について、図６〜図１０
を参照しながら説明する。

【００５６】並列処理システムを構築又は再構築は、管
理プロセッサ４の機能により行う。まず、管理プロセッ
サ４には、プロセッサエレメント群２の基本構成である
ＰＥ配列情報（ｘ行×ｙ列の情報）と、入力装置１と出
力装置３が接続されたプロセッサエレメントＰＥの位置
または識別番号がインプットされている。

【００５７】管理プロセッサ４のＣＰＵ６１はシステム
立ち上げの際に、図６に示す手順により、イニシャル処
理を行う。

【００５８】〈ステップ１０１〉全てのプロセッサエレ
メントＰＥｍｎに対して、それらが正常に動作するか否
かのチェックを行い、全てが動作可能であることを確認
する。

【００５９】〈ステップ１０２〉図７に示す信号処理種
別認識プログラム６３Ｂの手順に従って、信号処理種別
認識処理を行う。まず、実行予定の複数の信号処理に対
してタスク番号を付け、以後そのタスク番号により信号
処理の種別を認識する（ステップ１１１）。次に、現在
のプロセッサエレメント群２の構成規模に基づいて、プ
ロセッサエレメント間の接続を構築して所望の信号処理
のアルゴリズム（例えば、１まとまりの信号処理をいく
つかの処理ブロックに分けた内容）を実現できるか否か
を判断する（ステップ１１２）。規模が適当でないとき
は、プロセッサエレメントの増設が必要であることを出
力して終了する。規模が適当と判断したときは、図６の
処理に戻る。

【００６０】〈ステップ１０３〉ここでは、図８の処理
手順に従って、各プロセッサエレメント相互間の通信チ
ャネルＣＨのチャネルモードを設定して接続処理を行
う。まず、上記の信号処理ブロックに対し、データの流
れに従って順番にプロセッサエレメントＰＥｍｎを割り
付ける（ステップ１２１）。次に、隣合うプロセッサエ
レメントＰＥ同士でデータの送受を行うものがあれば、
それらの通信チャネルＣＨのチャネルモードを送信又は
受信に設定して接続する（ステップ１２２）。次に、デ
ータの送受を行うプロセッサエレメントＰＥが隣合わな
いなどの理由により、他のプロセッサエレメントをスル
ー中継してデータ転送しなければならない場合は、再短
距離でデータ転送できるルートを探し、関連するプロセ
ッサエレメントＰＥの通信チャネルＣＨのチャネルモー
ドをスルー中継モードに設定して、データ転送にかかる
プロセッサエレメントＰＥ間を接続する（ステップ１２
３）。次に、必要な接続がされていない未接続のプロセ
ッサエレメントＰＥの有無を判断する（ステップ１２
４）。未接続のものがあれば、既に設定したプロセッサ
エレメントＰＥのスルー中継のルートを変更しながら、
未接続のプロセッサエレメントＰＥを無くすようにする
（ステップ１２５）。そして、未接続のものが無くなれ
ば、処理を終了し、スルー中継のルートを変更しても未
接続のプロセッサエレメントＰＥが無くならない場合
は、ステップ１２７にすすんで、信号処理ブロックに対
するプロセッサエレメントＰＥｍｎの割り付けを変更
し、ステップ１２２に戻って処理を繰り返す（ステップ
１２６）。

【００６１】以上のステップ１０１から１０３により、
管理プロセッサ４は並列処理システムが実行する複数の
信号処理に対応させて、プロセッサエレメント群２の接
続を構築できるように、各プロセッサエレメントＰＥの
複数の通信チャネルＣＨのチャネルモードを決定する。

【００６２】〈ステップ１０４〉ステップ１０３で決定
された各通信チャネルＣＨのチャネルモードに従って、
制御指令生成プログラム６３Ｃにより各プロセッサエレ
メントＰＥの各通信チャネルを設定するためのチャネル
モード制御指令に加工してメモリに格納しておく。

【００６３】〈ステップ１０５〉各通信チャネルを設定
するチャネルモード制御指令を送信チャネル６４からイ
ンタフェース９を介して各プロセッサエレメントＰＥに
送出する。このチャネルモード制御指令はタスク番号に
対応させて送出される。

【００６４】〈ステップ１０６〉各プロセッサエレメン
トＰＥの制御プロセッサ３１は入力されたチャネルモー
ド制御指令が、自プロセッサエレメントＰＥに対するも
のであるかどうかを判断し、それが自プロセッサエレメ
ントＰＥに対する指令であれば、チャネルモード制御指
令をタスク番号ごとに対応させてメモリに格納する。そ
して、現在処理しようとしているタスク番号に対応する
チャネルモードを、内部システムバス５０上のチャネル
モード設定レジスタ３２に所定のチャネル分の情報を書
き込む。

【００６５】これにより、各通信チャネルＣＨの送受信
／スルー切り替え手段４５、バイパス切り替え手段４
７、転送手段４４の設定状態が切り替えられる。

【００６６】例えば、図１に示す例では、プロセッサエ
レメントＰＥ内の通信チャネルＣＨ１は、チャネルモー
ド設定レジスタ３２に書き込まれた内容に従い、転送手
段４４は送信又は受信状態に設定されると共に、相手Ｐ
Ｅ５４とのインタフェース信号線６が切り替え手段４５
によって転送手段４４に接続される。また、相手ＰＥか
ら受信したデータを他のチャネルにスルーする場合は、
図１の通信チャネルＣＨ２のように、相手ＰＥ５５との
インタフェース信号線６が、チャネルモード設定レジス
タ３２の設定状態に合わせて、切り替え手段４５により
スルー用信号線４８に接続され、さらにこの信号線４８
は制御プロセッサ３１により制御されるバイパススイッ
チ切り替え手段４７により、バイパスバス４２の所定の
バス（この例ではバス４２ｂ）に接続される。このよう
に信号処理上必要となる全てのプロセッサエレメントＰ
Ｅ内の各通信チャネルＣＨ１〜８は、管理プロセッサ４
からの指令により、送信、受信、スルー中継の何れかの
状態に設定されることになる。

【００６７】以上のように、本実施例によれば、管理プ
ロセッサ４はデータ処理のタスク番号に従って、その処
理を実現可能な並列処理システムを自動的に構成する。

【００６８】〈ステップ１０７〉次に、管理プロセッサ
４は、各プロセッサエレメントＰＥに対し、それぞれが
実行すべき処理プログラムを転送し、インストラクショ
ンメモリ２２にダウンロードする。

【００６９】このようにして、並列処理システムを構築
し、各プロセッサエレメントに所定の処理プログラムを
ダウンロードした後、管理プロセッサ４は同期信号発生
装置５に対し、図９に示す手順にしたがって、同期信号
の周期を設定するとともに、起動指令を出力して並列処
理システムを起動させる。

【００７０】図９は、同期信号の周期の設定法の一実施
例の手順を示している。まず、ステップ２０１と２０２
で、予め設定されている入出力装置１，３のバッファ容
量Ｎ（ワード）と、目標周波数特性ｆｍ（Ｈｚ）を取り
込む。このバッファ容量Ｎは通信チャネルＣＨのバッフ
ァメモリ４２の容量と同じである。次に、ステップ２０
３で、転送データの１ワードのサンプリング周波数ｆｓ
を、ｆｓ＞２×ｆｍの条件を満たすように算出する。そ
して、Ｎワードをサンプリングするに必要な同期信号の
周期Ｔを、Ｔ＝Ｎ／ｆｓにより算出する。そして、ステ
ップ２０５において、周期Ｔが各プロセッサエレメント
ＰＥによる１フェーズの処理時間の最大処理時間以下か
否かを判定する。周期Ｔがその最大処理時間以上のとき
は、ステップ２０６により、並列処理システムの構築を
変更して負荷を分散する。このようにして、同期信号の
周期Ｔを決定した後、同期信号発生装置５に出力すると
ともに、起動指令を出力する。

【００７１】これにより、同期信号発生装置５から、各
プロセッサエレメントＰＥｍｎに共通の同期信号が一斉
に出力される。そして、各プロセッサエレメントＰＥｍ
ｎは同期信号に従ってデータ処理およびデータ転送を行
うことになる。したがって、各プロセッサエレメントＰ
Ｅｍｎのデータ転送量およびデータ転送速度が統一され
る。また、１フェーズ（処理単位）の大きさを統一する
ことと合わせ、データ処理および転送処理に要する処理
時間の無駄を少なくして高速処理を行うことができる。

【００７２】図１０に、同期信号に基づいて実行する入
力装置１から入力される入力信号のサンプリング処理、
プロセッサエレメントＰＥへの取り込みおよび信号処
理、処理データを次段のプロセッサエレメントＰＥに転
送する処理のタイミングチャートを示す。本実施例で
は、各通信チャネルＣＨに交替して用いるバッファメモ
リ４２Ａ，Ｂが設けられていることから、図示のよう
に、入力信号（ｃ）はサンプリングクロック（ｂ）の速
度に合わせたタイミングで符号化され、バッファメモリ
４２Ａ，Ｂのいずれか一方に絶えず書き込まれから、デ
ータを取り逃がすことが無い。例えば、（ｄ）に示すよ
うに周期Ｓ₀のサイクルで取り込まれたバッファメモリ
４２ＡのデータＡは、（ｅ）に示すようにＳ₁のサイク
ルにてバッファメモリ４２Ｂに切り替わり、（ｆ）に示
すようにプロセッサエレメントＰＥの動作速度に合わせ
たタイミングにてアクセスされる。このアクセスされた
データＡはデータＡ’に加工される。そして、（ｇ）に
示すようにサイクルＳ₂のときに転送先のプロセッサエ
レメントＰＥが接続された別の通信チャネルＣＨのバッ
ファメモリ４２を経由して転送される。

【００７３】また、一回のデータ転送を、同期信号の周
期Ｔよりも短い時間で終了するように設定し、（ｈ）に
示すように、データ転送終了から次の同期信号までの間
に空き時間ｔを設けるようにすれば、制御プロセッサ３
１による各通信チャネルＣＨのチャネルモードの設定変
更を行わせることができる。したがって、オンライン中
であっても、プロセッサエレメントＰＥ相互間の通信モ
ードを変更して、並列処理システムの構成を変更するこ
とができる。しかも、各プロセッサエレメントＰＥの入
力信号のサンプリング、信号処理、およびデータ転送に
影響を及ぼさずにシステム構成を変更できる。

【００７４】ところで、管理プロセッサ４は図６のステ
ップ１０１で説明したように、システムを構成している
プロセッサエレメントＰＥｍｎの状態を把握している。
また、各プロセッサエレメントＰＥの状態および通信チ
ャネルＣＨの状態は、制御プロセッサ３１により常に監
視され、正常・異常の状態が管理プロセッサ４に逐次送
信される。そして、管理プロセッサ４のＰＥステータス
監視プログラム６３Ａに従って、初期の状態に対する変
化が常に監視されている。したがって、その監視結果に
より各プロセッサエレメントＰＥｍｎの異常を検出する
ことができる。そして、異常を検出した場合は、異常の
プロセッサエレメントをシステムから切り離し、図６の
処理手順に従って、並列処理システムを再構成すること
により、速やかにシステムを再立ち上げしてデータ処理
を行わせることができる。

【００７５】上述したように、本実施例によれば、８個
の通信チャネルＣＨ１〜８に接続された各プロセッサエ
レメントＰＥとの間で、送信又は受信をしながら同一時
に残りの任意の通信チャネルＣＨ間でスルー中継を行え
ることから、スルー中継のルート選択の自由度を高くで
きる。その結果、並列処理システムの構成の自由度を十
分高くできるから、プロセッサエレメントＰＥの数が同
じ規模の並列処理システムと比較して、データ処理の適
用範囲を拡大できたり、データ処理の処理速度を高速化
することができる。

【００７６】ここで、スルー中継のルート選択の自由度
を高くできる点について、前述した特開平１−３２０５
６４号公報のシステムと比較して説明する。図１１
（Ａ），（Ｂ）は、それぞれ同公報記載のプロセッサエ
レメントの１つの動作状態を模式図で示している。図示
のように、プロセッサエレメントはＣＰＵ／メモリ８１
に物理的に４個の通信ポート８２ａ〜ｄがバス接続さ
れ、各通信ポートに接続された外部通信線ａ〜ｄのそれ
ぞれ隣合うもの同士がバイパススイッチ８３ａ〜ｄによ
り接続されている。そして、バイパススイッチ８３を閉
じることにより、２つの外部通信線の間でデータをスル
ー中継できるようにしている。しかし、同図（Ａ）に示
すように、外部通信線ｂからデータを入力し、外部通信
線ｄから出力するモードのとき、外部通信線ａから外部
通信線ｃにデータをスルー中継することができない。ま
た、同様に、（Ｂ）に示すように、外部通信線ａからｃ
および外部通信線ｃからｄのスルー中継を同一時にする
ことかできない。この点、本発明によれば、図１に示し
たように、各通信チャネルＣＨ１〜８はそれぞれバイパ
スバス４２・１〜８を介して独立にスルールートを形成
できることから、任意の通信チャネル間で同一時に送信
／受信およびスルー中継を行えるのである。

【００７７】また、本発明によれば、通信チャネルＣＨ
１〜８は相互に独立しており、かつそれぞれにチャネル
モードを設定できるから、同一時に複数のプロセッサエ
レメントに同一のデータを送信したり、転送されてくる
データを複数のプロセッサエレメントにスルー中継でき
る。

【００７８】次に、本発明の並列処理システムの具体的
な装置構造の実施例を図１２乃至図１６に示す。図４に
示した管理プロセッサ４は、汎用的計算機システムで実
現でき、図５に示した同期信号発生装置３は、汎用のＩ
Ｃ等で容易に構成できる。本発明においてハードウェア
上もっとも重要な部分は、プロセッサエレメントＰＥ内
部の構成とプロセッサエレメントＰＥ間の構成である。
そこで、プロセッサエレメント群２の装置構造の実施例
について説明する。図１２は、プロセッサエレメント群
２を全て汎用の信号処理プロセッサ、マイクロプロセッ
サ、汎用ＩＣ等のディスクリート部品によって構成した
場合の物理的外観図である。また、一つのプロセッサエ
レメントＰＥを一つのユニット構成としている。図３で
破線で示した信号処理部２０と制御部３０は、図１２で
シグナルプロセッサボード４１３と制御プロセッサボー
ド４１２とし、各々プリント基板化している。図３の通
信部４０はハードウェアの物理的制約から通信チャネル
の２つ分をまとめて一枚のプリント基板とし、通信チャ
ネルボードａ４１４、通信チャネルボードｂ４１５、通
信チャネルボードｃ４１６、通信チャネルボードｄ４１
７に分けて形成している。それらはすべて同じ構成であ
る。制御プロセッサボード４１２には、管理プロセッサ
４とのインタフェース信号線４４５を接続するためのコ
ネクタ４１９と、同期信号発生装置３とのインタフェー
ス信号線４４６を接続するためのコネクタ４１８が設け
られている。通信チャネルボードａ４１４から通信チャ
ネルボードｄ４１７には他のプロセッサエレメントＰＥ
とのインタフェース信号線群４４２を接続するためのコ
ネクタ４２０〜４２７が設けられている。これらのプリ
ント基板は、図１に示したシグナルプロセッサ用のシス
テムバス５０上の接続を行う。バイパスバス４２上の接
続は図１３に示すバックボード４１１により行ってい
る。バックボード４１１は、各ボード間をボード接続用
コネクタ群４３１によって接続している。電源ボード４
１１は、バックボード４１１経由でこれら全プリント基
板に対し電源を供給するものである。

【００７９】図１４は、ハードウェアの動作速度の高速
化、小型化を図ることを目的として、一部をカスタムＬ
ＳＩ化した場合のプロセッサエレメントＰＥ内部のブロ
ック図を示す。プロセッサエレメントＰＥのハードウェ
ア構成は、破線で示された信号処理部２０については図
３と同様であるが、制御部３０は制御プロセッサ（汎用
のマイクロプロセッサ）３２のみとし、制御部３０のチ
ャネルモード設定レジスタ３２、チャネルステータスレ
ジスタ３３、相手ＰＥステータスレジスタ３４及び通信
部４０は、制御・通信ＬＳＩ４５１に１チップ化してい
る。これにより、プロセッサエレメントＰＥのハードウ
ェアの物量は、図３の場合と比べて大幅に縮小すること
ができる。図１５（Ａ），（Ｂ）は、一つのプロセッサ
エレメントＰＥを１ボード化し、そのプリント基板を４
枚実装可能とした場合のマルチプロセッサエレメントＰ
Ｅユニットの物理的外観図である。バックボード４６６
には管理プロセッサ４とのインタフェース信号線４８３
を接続するためのコネクタ４６７と、同期信号発生装置
３とのインタフェース信号線４８４を接続するためのコ
ネクタ４６８が設けられている。プロセッサエレメント
ＰＥボードａ４６２から通信チャネルボードｄ４６５に
は他のプロセッサエレメントＰＥとの接続を行うインタ
フェース信号線群４９１（１枚当り５本、合計２０本）
を接続するためのコネクタ群４７１が設けられている。
これらのプリント基板は、図１に示したシグナルプロセ
ッサ用の内部システムバス５０上の接続及びバイパスバ
ス４２上の接続、およびプロセッサエレメントＰＥボー
ドａ４６２〜ｄ４６５の通信チャネル同志の接続は、図
１５（Ｂ）に示すバックボード４６６により行ってい
る。バックボード４６６は、各ボード間をボード接続用
コネクタ群によって接続している。電源ボード４６１
は、バックボード４６６経由でこれら全プリント基板に
対し電源を供給するものである。このハードウェア構成
によって、４つのプロセッサエレメントＰＥ間の接続に
関して同一ユニット内のバックボード上で実現できるた
め、ユニット内部のプロセッサエレメントＰＥ間のデー
タ転送は、ユニット外部のプロセッサエレメントＰＥと
のデータ転送に比べ高速化を図ることができる。また、
一つのプロセッサエレメントＰＥが１ボード化されたプ
ラグイン構成となっているためシステムの用途に合わせ
てユニット内の実装枚数を簡単に設定したり変更するこ
とができる。図１６は、図１４のハードウェア構成をプ
ロセッサエレメントＰＥ間の接続についてのみ表した基
本ブロック図である。破線４６０で囲まれた部分は図１
４のユニット内部を示し、信号線４８０〜４８５は図１
４のバックボード４６６上のプロセッサエレメントＰＥ
間の接続を示し、破線の外側の矢印はユニット外部の他
のプロセッサエレメントＰＥとの接続信号線を表してい
る。図１６は図２に示した縦横行列のプロセッサエレメ
ント群２の一部分を形成するものであり、このユニット
を複数用いた組み合わせによってあらゆるシステム構築
が可能である。

【００８０】次に、本発明の並列処理システムを具体的
な信号処理に適用した実施例について説明する。図１７
は、本発明を音響シミュレーション解析装置に適用した
実施例であり、（Ａ）は信号処理のブロック構成を示
し、（Ｂ）は信号処理ブロックを並列処理システムの各
プロセッサエレメントに割り付けた状態図である。音響
シミュレーション解析は、音響空間についてのシュミレ
ーションおよび解析をするものであり、コンサートホー
ルなどの音響特性のシミュレーションを行い、実際の室
内の音響特性と比較し、音響設計に役立てるものであ
る。

【００８１】図１７（Ａ）において、ブロック２０１乃
至２０４までのブロックは音響シミュレーションの部分
であり、ブロック２０５乃至２０８のブロックは音響信
号の解析を行い、ブロック２０９はシミュレートした音
響を実際の聴音に再生して出力するものである。装置の
使用方法は、まず室内の音響設計を行う前に試験用の音
響信号を入力し、ブロック２０１乃至２０４により目的
とする音響特性をシミュレートする。このとき、実際の
音を耳で聞いてモニタリングするとともに、同時にブロ
ック２０５乃至２０８によりその音響シミュレート信号
を周波数解析し、それを映像として出力することによ
り、視覚的に解析できるようにする。そして、解析した
内容に基づいて、室内の音響設計を行うとともに、音響
設備を製作する情報とする。

【００８２】また、本実施例装置は、上記のようにして
製作された音響設備を試験する装置としても用いること
ができる。すなわち、実際の室内空間で音響信号を録音
等により収集し、その音響信号を音源符号化ブロック２
０１に入力し、処理しやすい信号に符号化する。そし
て、ブロック２０２乃至２０４のシミュレーション処理
をしないで、信号線２１０のルートにより周波数変換部
２０５に直接バイパスし、ブロック２０５乃至２０８に
よりその音響特性を解析し、映像として出力する。これ
によって得られた解析データと、設計前のシミュレーシ
ョンの内容の特性を比較し、要求どおりに設計、製作が
されたか否かを確認する。

【００８３】各処理ブロックの内容は次のとおりであ
る。

【００８４】（１）音響符号化ブロック２０１ 音響空間にて再生するための音をディジタル化するもの
で、実録音やシンセサイザなどにより生成した試験用信
号をＡ／Ｄ変換機によりサンプリングする。

【００８５】（２）音源再生ブロック２０２ 符号化された音響信号のディジタルデータを記憶してお
き、用途に応じて逐次出力する。

【００８６】（３）残響効果ブロック２０３ 大将となる部屋の構造や室材ごとに異なる残響効果を模
擬する。

【００８７】（４）伝搬損失効果ブロック２０４ 音響空間の大きさによる音圧レベルおよび周波数特性の
変化を得る。

【００８８】（５）周波数変換ブロック２０５ 音の周波数分析を行う場合、映像出力データとして特定
周波数帯域を拡大して表示するため、その周波数帯域幅
を可変するものである。

【００８９】（６）ＦＦＴブロック２０７ 音響信号を解析するために、周波数成分のパワースペク
トルをフーリエ変換により生成する。

【００９０】（７）平滑化ブロック２０７ ＦＦＴ処理で得られた周波数パワースペクトルのデータ
を映像表示するにあたり、オペレータの認識を向上させ
るために、特定の周波数成分を強調させるために平滑処
理する。

【００９１】（８）映像出力ブロック２０８ 音響信号の周波数解析結果を映像により視覚的に表示す
る。

【００９２】（９）聴音出力ブロック２０９ 残響効果および伝搬損失効果処理でえられたディジタル
音響信号モニタリングするため、Ｄ／Ａ変換処理して聴
音として出力する。

【００９３】図１０（Ｂ）は、同図（Ａ）の音響シミュ
レーション解析装置を、本発明を適用してなる並列処理
システムにより構築した場合の動作時の構成図である。
図示のように、ブロック２０２乃至２０７の処理ブロッ
クに、本発明のプロセッサエレメントＰＥ１乃至６が割
り付けられている。プロセッサエレメントＰＥの数およ
び物理的な接続構成は（Ａ）の構成と同様である。ＰＥ
１乃至３の破線２１０は、スルー中継機能により信号線
２１０が形成されることを示している。

【００９４】図１８は、図１７の実施例と同様の音響シ
ミュレーション解析装置の実施例であるが、シミュレー
ションおよび解析対象となる音源を２津にして、ステレ
オ音響特性を得るようにしたものである。図１９
（Ａ），（Ｂ）は図１８のブロックにたいして本発明の
プロセッサエレメントＰＥを割り付けたものである。同
図（Ａ）は音響シミュレーションと解析を同時に行って
いる状態のシステム構成であり、同図（ｂ）は音響特性
試験のための周波数解析および映像出力の機能部分のみ
を作動させた場合のシステム構成図である図示のよう
に、音響再生ブロック２０２、残響効果ブロック２０
３、伝搬損失効果ブロック２０４、ＦＦＴブロック２０
６に対応するＰＥがそれぞれ二重化されている。これら
は、ステレオ音響特性を得るようにしたために、処理負
荷がほぼ２倍になるためである。

【００９５】図１９（Ａ），（Ｂ）のシステムを、４行
４列配列のプロセッサエレメント群により構成した場合
のシステム構成図を模式図により示したのが、それぞれ
図２０，図２１に対応する。図から判るように、各プロ
セッサエレメントＰＥが８個の通信チャネルを備えてい
ること、およびスルー中継を独立に任意に行えるから、
システム構成の自由度が高く、少ないプロセッサエレメ
ントにより図１８のシステムを構築することができる。
このようなシステムは、従来の例えば特開平１−３２０
５６４号公報のシステムでは実現することができない。
例えば、図２０のプロセッサエレメントＰＥ５のよう
に、送信、受信の経路にたいし、スルー中継のルートが
クロスするような構成は実現できない。

【００９６】図２２（Ａ）は、本発明の並列処理システ
ムを「画像処理応用技術」工業調査会刊に記載のＴＯＳ
ＰＩＸ-Ｕによって濃淡画像の輪郭抽出処理に適用した
実施例である。処理の概要としては、画像入力装置３０
１によりディジタルし、メモリに蓄えられている原画像
を、フィルタリングブロック３０２でフィルタリングの
ためにＸ方向とＹ方向にそれぞれ微分し、さらにつぎの
フィルタリングブロック３０３により２値化するもので
ある。これによって、得られた輪郭画像を画像出力装置
３０５へ出力すると共に、特徴計測ブロック３０４によ
り特徴計測を行うというものである。図２２（Ｂ）は、
図２２（Ａ）の処理を、前記音響シミュレーションシス
テムの例と同様に、並列処理システムにて高速演算を行
う場合のブロック図である。図２２（Ａ）のフィルタリ
ング（Ｘ、Ｙ方向微分）ブロック３０２は、２つのプロ
セッサエレメントＰＥ１と５により並列処理される。次
段のフィルタリング（加算／２値化）ブロック３０３
は、加算処理と２値化処理を直列に行う構成とし、ＰＥ
２とＰＥ３により処理される。そして、２値化されたデ
ータは直接画像出力装置３０５に出力されると共に、特
徴計測ブロック３０４に対応するＰＥ４に転送される。

【００９７】図２２の構成に対応する並列処理システム
の接続構成図を図２３に示す。この場合のプロセッサエ
レメントの規模は縦３個×横２個である。画像入力装置
３０１と画像出力装置３０５、および各ＰＥ間の接続と
通信チャネルの方向は、図示していない管理プロセッサ
により設定可能である。実線と矢印で示されるインタフ
ェース信号線は実際の信号処理で使用される接続とデー
タの流れを示したもので、破線で示される接続は物理的
接続は存在するがデータ転送が発生しない部分を示して
いる。図示例では、ＰＥ６は未使用状態となっている。
このように、図２３の構成は図２２（Ｂ）と等価であ
り、信号処理の内容に従ったＰＥ間の接続を実現してい
る。

【００９８】なお、上述した実施例の効果に加え、図１
〜図１０で説明した実施例によれば、次の効果がある。

【００９９】（１）一つのプロセッサエレメントに対す
る負荷を考慮し、プロセッサエレメントの個数を把握し
ておけば、プロセッサエレメント間の物理的な接続をほ
とんど意識することなく、迅速に並列処理システムの構
築が可能である。

【０１００】（２）管理プロセッサが、プロセッサエレ
メント同志の接続を逐次把握することによって、処理可
能な信号処理の種別を直ちに認識できる。

【０１０１】（３）通信チャネル毎に接続先通信チャネ
ルの送受信状態を監視する手段を設けることにより物理
的な接続誤りやソフトウェア上の設定誤りを直ちに検出
できる

【０１０２】。

【発明の効果】以上説明したように、本発明によれば、
以下のような効果を得ることができる。 まず、第１の
発明によれば、任意のプロセッサエレメント間の複数の
スルー中継を同一時に行わせることができ、かつ他のス
ルー中継の制限を何ら受けることなくかつ同一時に、送
信又は受信を行うことができる。

【０１０３】また、プロセッサエレメント群の並列シス
テム構成を、処理プログラムの内容に応じて自由にかつ
速やかに構築することが可能である。

【０１０４】また、データ処理の内容に合わせて並列処
理システムを自動的に構築できる。特に、各プロセッサ
エレメントの処理動作を同期させるとともに、データ処
理を構成する処理単位の終了とデータ転送の終了のいず
れか遅いものにあわせて、管理プロセッサにより必要な
通信チャネルのモードを変更設定するようしたものによ
れば、一まとまりのデータ処理を構成する１フェーズご
との処理単位に合わせて、最適な並列処理システムを構
築することができ、データ処理の内容に応じて最適な高
速処理システムを構築できる。

【０１０５】第２の発明によれば、プロセッサエレメン
ト群の一部に故障が発生してもデータ処理を継続でき、
信頼性の高いシステムとすることができる。

【０１０６】第３の発明によれば、プロセッサエレメン
トの通信チャネルを８個設け、行列状に配列されたプロ
セッサエレメントを縦、横、斜め方向に接続したものに
よれば、並列処理システムの接続構成の自由度が向上す
るから、限られた規模のプロセッサエレメント群によ
り、多段処理を含む、より複雑なデータ処理を行わせる
ことができる。

【０１０７】第４の発明によれば、各プロセッサエレメ
ントの処理動作を、同一の同期信号に同期させて行わせ
るようにしたことから、オーバーヘッド時間を少なくし
てスループットを向上できる。

【０１０８】特に、その同期信号の周期内に通信チャネ
ルの切り替え動作にかかる時間を含めるようにしたもの
によれば、各処理単位ごとに並列処理システムの構成を
変更できるから、限られた規模のプロセッサエレメント
を用いて一層処理を高速化できるシステムを構築でき
る。この場合、プロセッサエレメント群の処理単位量と
該処理に伴うデータ転送量とを統一し、該統一された量
に基づいて同期信号の周期を設定するようにすれば、更
にスループットを向上できる。

【図面の簡単な説明】

【図１】本発明の特徴部である一実施例の通信チャネル
周りの構成図である。

【図２】本発明の並列処理システムの一実施例の全体構
成図である。

【図３】本発明のプロセッサエレメントの一実施例の全
体構成図である。

【図４】本発明の管理プロセッサの一実施例の機能構成
図である。

【図５】本発明の同期信号発生装置の一実施例の機能ブ
ロック構成図である。

【図６】本発明の管理プロセッサのイニシャル処理の一
実施例のフローチャートである。

【図７】本発明の管理プロセッサの信号種別認識処理の
一実施例のフローチャートである。

【図８】本発明の管理プロセッサのＰＥ間接続処理の一
実施例のフローチャートである。

【図９】本発明の管理プロセッサの同期信号周期設定処
理の一実施例のフローチャートである。

【図１０】本発明の並列処理システムにおける一実施例
のデータ転送処理の動作タイミングを説明する図であ
る。

【図１１】（Ａ），（Ｂ）ともに、本発明のデータ転送
の動作を説明するための比較例のデータ転送動作を説明
する図である。

【図１２】本発明の並列処理システムの一実施例のハー
ドウェア構成図である。

【図１３】図１２のハードウエア構成図の内部の概要構
成図である。

【図１４】図３に示した実施例のプロセッサエレメント
の一部をＬＳＩ化した一実施例のブロック構成図であ
る。

【図１５】（Ａ），（Ｂ）は、図１４に示した実施例の
プロセッサエレメントを用いてなる並列処理システムの
一実施例のハードウェア構成図である。

【図１６】図１４に示したプロセッサエレメントを用い
てなる並列処理システムの相互接続例を示す構成図であ
る。

【図１７】本発明の並列処理システムを音響信号シミュ
レーション・解析処理に適用した一実施例の構成図であ
り、（Ａ）は音響信号シミュレーション・解析処理の処
理ブロック図、（Ｂ）は（Ａ）の各ブロックに本発明の
プロセッサエレメントを割付けてなる概念構成図であ
る。

【図１８】本発明の並列処理システムを適用可能な音響
信号シミュレーション・解析処理の他の実施例の処理ブ
ロック構成図である。

【図１９】図１８の各処理ブロックに本発明のプロセッ
サエレメントを割付けてなる概念構成図であり、（Ａ）
は音響シミュレーションと解析処理とを同一時に行って
いる場合のシステム構成図を示し、（Ｂ）はシミュレー
ションにより設計した音響特性を試験する場合のシステ
ム構成図である。

【図２０】図１９（Ａ）のシステム構成図に対応する通
信チャネルの接続切り替え状態を示すシステム構成図で
ある。

【図２１】図１９（Ｂ）のシステム構成図に対応する通
信チャネルの接続切り替え状態を示すシステム構成図で
ある。

【図２２】本発明の並列処理システムを画像処理に適用
してなる一実施例の構成図であり、（Ａ）は画像処理の
処理ブロック図、（Ｂ）は（Ａ）の各ブロックに本発明
のプロセッサエレメントを割付けてなる概念構成図であ
る。。

【図２３】図２２に示したシステム構成図に対応する各
プロセッサエレメントの動作状態における接続を示すシ
ステム構成図である。

【符号の説明】

１ 入力装置、 ２ プロセッサエレメント（ＰＥ）、 ３ 出力装置、 ４ 管理プロセッサ、 ５ 同期信号発生装置、 ６ インタフェース通信線、 ２０ 信号処理部、 ２１ シグナルプロセッサ、 ２２ インストラクションメモリ、 ２３ データストレージ、 ３０ 制御部、 ３１ 制御プロセッサ、 ３２ チャネルモード設定レジスタ、 ３３ チャネルステータスレジスタ、 ３４ 相手ステータスレジスタ、 ４０ 通信部、 ４１Ａ，Ｂ 切り替え手段、 ４２ バイパスバス、 ４３Ａ，Ｂ バッファメモリＡ，Ｂ、 ４４ 転送手段、 ４５ 送受信／スルーモード切り替え手段、 ４６ 相手ＰＥステータス監視手段、 ４７ バイパスバス切り替え手段、 ４８ スルー用信号線、 ６１ ＣＰＵ、 ６２ プログラムダウンロード用記憶装置、 ６３ 主メモリ、 ６３Ａ ＰＥステータス監視プログラム、 ６３Ｂ 信号処理種別認識プログラム、 ６３Ｃ 制御指令生成プログラム、 ６４ 受信チャネル、 ６５ 送信チャネル、 ６６ 同期信号制御手段、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 喜章 茨城県日立市大みか町五丁目２番１号 株 式会社日立情報制御システム内 (72)発明者 海野 拓雄 茨城県日立市大みか町五丁目２番１号 株 式会社日立情報制御システム内 (72)発明者 渡辺 弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 プロセッサとメモリと複数の通信チャネ
   ルとを内部システムバスにより接続してなるプロセッサ
   エレメントを複数備え、 前記プロセッサエレメントのそれぞれを、所定数の他の
   プロセッサエレメントと前記通信チャネルを介して相互
   に接続し、 管理プロセッサから与える指令に従って一まとまりのデ
   ータ処理を前記各プロセッサエレメントに分担して実行
   させる並列処理システムにおいて、 前記プロセッサエレメントは、当該プロセッサエレメン
   トに属する複数の前記通信チャネルを共通に接続可能な
   バイパスバスを複数有し、 前記通信チャネルのそれぞれは、当該通信チャネルに接
   続された他のプロセッサエレメントを前記内部システム
   バス又は前記バイパスバスの１つのバスに接続するチャ
   ネルモード切り替え手段を含んでなることを特徴とする
   並列処理システム。
2. 【請求項２】 請求項１において、前記チャネルモード
   切り替え手段は前記管理プロセッサから与えられるチャ
   ネルモード指令に従って切り替えられることを特徴とす
   る並列処理システム。
3. 【請求項３】 請求項２において、前記管理プロセッサ
   は、前記各通信チャネルのチャネルモード切り替え手段
   を切り替えることにより、当該通信チャネルが属するプ
   ロセッサエレメントの処理データを複数の他のプロセッ
   サエレメントに伝送することを特徴とする並列処理シス
   テム。
4. 【請求項４】 請求項２において、前記管理プロセッサ
   は、前記各通信チャネルのチャネルモード切り替え手段
   を切り替えることにより、外部のプロセッサエレメント
   から一の通信チャネルに入力される外部データを、前記
   バイパスバスと他の複数の通信チャネルを介して他の外
   部の複数のプロセッサエレメントに同時にスルーさせる
   ことを特徴とする並列処理システム。
5. 【請求項５】 請求項２において、前記管理プロセッサ
   は、複数の前記プロセッサエレメント相互を接続するイ
   ンターフェイス通信線と通信チャネルとの接続状態を管
   理する構成管理手段と、前記各プロセッサエレメントの
   処理分担に基づいて前記各通信チャネルのモードを決定
   し、該決定に基づいて前記チャネルモード指令を前記各
   プロセッサエレメントに出力する通信チャネルモード設
   定手段とを含んで構成されたことを特徴とする並列処理
   プロセッサ。
6. 【請求項６】 請求項５において、前記管理プロセッサ
   は、前記通信チャネルモード設定手段により全ての通信
   チャネルのモードを設定した後、全てのプロセッサエレ
   メントに処理開始指令を出力することを特徴とする並列
   処理プロセッサ。
7. 【請求項７】 請求項５において、前記管理プロセッサ
   は、前記データ処理の処理単位の終了とデータ転送の終
   了のいずれか遅いものに合わせて、前記通信チャネルモ
   ード設定手段により必要な通信チャネルのモードを変更
   設定することを特徴とする並列処理プロセッサ。
8. 【請求項８】 請求項５において、前記管理プロセッサ
   は、前記プロセッサエレメントの動作状態を監視する監
   視手段と、該監視手段により動作異常が検出されたプロ
   セッサエレメントを切り離すとともに、前記データ処理
   を行わせるプロセッサエレメント群の再構成を行う再構
   成手段とを有し、前記通信チャネルモード設定手段は前
   記再構成手段の決定に従って前記各通信チャネルのモー
   ドを変更し、該変更に基づいて前記チャネルモード指令
   を前記各プロセッサエレメントに出力することを特徴と
   する並列処理プロセッサ。
9. 【請求項９】 請求項１乃至８のいずれかにおいて、前
   記チャネルモード切り替え手段は、前記他のプロセッサ
   エレメントを前記内部システムバスとスルー用信号線の
   一方に接続する第１の切り替え手段と、前記スルー用信
   号線を前記バイパスバスの１つに選択接続する第２の切
   り替え手段とからなることを特徴とする並列処理システ
   ム。
10. 【請求項１０】 プロセッサとメモリと複数の通信チャ
    ネルとを内部システムバスにより接続してなるプロセッ
    サエレメントを複数備え、 前記プロセッサエレメントのそれぞれを、所定数の他の
    プロセッサエレメントと前記通信チャネルを介して相互
    に接続し、 管理プロセッサから与える指令に従って一まとまりのデ
    ータ処理を前記各プロセッサエレメントに分担して実行
    させる並列処理システムにおいて、 前記プロセッサエレメントのそれぞれは、前記通信チャ
    ネルを８個有するとともに、該各通信チャネルを共通に
    接続可能な８個のバイパスバスと、前記通信チャネルに
    接続された他のプロセッサエレメントを前記内部システ
    ムバス又は前記バイパスバスの１つのバスに接続するチ
    ャネルモード切り替え手段を含んでなり、 該複数のプロセッサエレメントを行列状に配列し、該行
    列の縦、横、斜め方向に隣接するプロセッサエレメント
    同士を前記通信チャネルを介して相互にトーラス状に接
    続してなり、 前記チャネルモード切り替え手段は前記管理プロセッサ
    から与えられるチャネルモード指令に従って切り替えら
    れることを特徴とする並列処理システム。
11. 【請求項１１】 プロセッサとメモリと複数の通信チャ
    ネルとを内部システムバスにより接続してなるプロセッ
    サエレメントを複数相互に接続して形成されたプロセッ
    サエレメント群と、 一まとまりのデータ処理を行う複数の処理プログラムを
    前記各プロセッサエレメントに割付け、該割付けに従っ
    て前記処理プログラムを対応するプロセッサエレメント
    の前記メモリに転送するとともに、前記プロセッサエレ
    メント群を管理して前記複数の処理プログラムを並列処
    理させる管理プロセッサと、 前記処理プログラムを構成する処理単位の開始タイミン
    グを制御する同期信号を全ての前記プロセッサエレメン
    トに一斉に与える同期信号発生装置とを備え、 前記プロセッサエレメントのそれぞれは、当該プロセッ
    サエレメントに属する複数の前記通信チャネルを共通に
    接続可能なバイパスバスを複数有し、所定数の他のプロ
    セッサエレメントと前記通信チャネルを介して相互に接
    続されてなり、 前記通信チャネルのそれぞれは、当該通信チャネルに接
    続された他のプロセッサエレメントを前記内部システム
    バス又は前記バイパスバスの１つのバスに接続するチャ
    ネルモード切り替え手段を含んでなり、 前記管理プロセッサは、前記処理プログラムの割付けに
    従って、前記各プロセッサエレメント相互間のデータの
    送受とその伝送ルートを決定し、該決定に従って前記各
    通信チャネルのチャネルモード指令を各チャネルモード
    切り替え手段に出力し、 該チャネルモード切り替え手段はチャネルモード指令に
    従って切り替え動作することを特徴とする並列処理シス
    テム。
12. 【請求項１２】 請求項１１において、前記同期信号の
    周期が、プロセッサエレメントの前記処理単位の処理時
    間に前記チャネルモード切り替え手段の切り替え動作に
    かかる時間を加えた時間よりも大きく設定されたことを
    特徴とする並列処理システム。
13. 【請求項１３】 請求項１２において、前記プロセッサ
    エレメント群の前記処理単位量と該処理に伴うデータ転
    送量とを統一し、該統一された量に基づいて前記同期信
    号の周期が設定されたことを特徴とする並列処理システ
    ム。