JPH0682709B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0682709B2 JPH0682709B2 JP63143159A JP14315988A JPH0682709B2 JP H0682709 B2 JPH0682709 B2 JP H0682709B2 JP 63143159 A JP63143159 A JP 63143159A JP 14315988 A JP14315988 A JP 14315988A JP H0682709 B2 JPH0682709 B2 JP H0682709B2
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- JP
- Japan
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- pad electrode
- wiring board
- semiconductor element
- flexible wiring
- mounting pad
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体素子と配線基板
とを半田バンプ電極により接続した半導体装置に関す
る。
とを半田バンプ電極により接続した半導体装置に関す
る。
従来、半田バンブ電極を有するフリップチップ型の半導
体素子はセラミックスで構成した配線基板に搭載して半
導体装置を構成している。即ち、この種の半導体装置で
は、接続後の信頼性を得るために、半導体素子と基板と
の間で働く熱応力を低減することが重要であり、かつこ
れと併せて回路形成の容易さや強度などの点でセラミッ
クス基板はこれらの目的に適っていた。
体素子はセラミックスで構成した配線基板に搭載して半
導体装置を構成している。即ち、この種の半導体装置で
は、接続後の信頼性を得るために、半導体素子と基板と
の間で働く熱応力を低減することが重要であり、かつこ
れと併せて回路形成の容易さや強度などの点でセラミッ
クス基板はこれらの目的に適っていた。
上述した従来の半導体装置は、セラミックス基板上に半
導体素子が半田バンプにより一体的に固着されるため、
セラミックツス基板と半導体素子との熱膨張率の差によ
って両者間に熱応力が生じ、これが半田バンプの接続部
に加えられて半田バンプ接続部を劣化させるという問題
がある。
導体素子が半田バンプにより一体的に固着されるため、
セラミックツス基板と半導体素子との熱膨張率の差によ
って両者間に熱応力が生じ、これが半田バンプの接続部
に加えられて半田バンプ接続部を劣化させるという問題
がある。
また、セラミックス基板上に接続された半導体素子は特
性評価後のリプレースが困難であるばかりでなく、搭載
した状態でのバーンインテストが困難なことから、初期
的な信頼性評価は完成品あるいはこれに近い状態で行わ
れる。従って、半導体素子の不良と接続部分の不良は製
品と歩留りに直接影響を及ぼすようになる。
性評価後のリプレースが困難であるばかりでなく、搭載
した状態でのバーンインテストが困難なことから、初期
的な信頼性評価は完成品あるいはこれに近い状態で行わ
れる。従って、半導体素子の不良と接続部分の不良は製
品と歩留りに直接影響を及ぼすようになる。
また、半導体素子の電極数の増加に伴い、基板配線の多
層化が望まれているが、多層配線セラミックス基板は高
価なものであり、特に民生用機器においては価格の上昇
を避ける上で好ましくない。
層化が望まれているが、多層配線セラミックス基板は高
価なものであり、特に民生用機器においては価格の上昇
を避ける上で好ましくない。
本発明は半田バンプ接続部の劣化を防止して信頼性を向
上し、かつ半導体素子を搭載した状態での試験を可能に
した低価格な半導体装置を提供することを目的としてい
る。
上し、かつ半導体素子を搭載した状態での試験を可能に
した低価格な半導体装置を提供することを目的としてい
る。
本発明の半導体装置は、配線層を樹脂フィルムで被覆し
たフレキシブル配線板の表面一部に、配線層に導通され
る素子搭載パッド電極と外部接続パッド電極を夫々露呈
状態に設け、半田バンプ電極を有する半導体素子を素子
搭載パッド電極に接続し、かつ素子搭載パッド電極間の
半導体素子に対応する箇所に開口部を設けた構成として
いる。
たフレキシブル配線板の表面一部に、配線層に導通され
る素子搭載パッド電極と外部接続パッド電極を夫々露呈
状態に設け、半田バンプ電極を有する半導体素子を素子
搭載パッド電極に接続し、かつ素子搭載パッド電極間の
半導体素子に対応する箇所に開口部を設けた構成として
いる。
上述した構成では、フレキシブル配線板の変形性によ
り、半田バンプ接続部に生じる応力を吸収して緩和し、
該接続部の劣化を防止する。また、フレキシブル配線板
に設けた外部接続パッド電極により、半導体素子を搭載
した状態での試験を可能とする。
り、半田バンプ接続部に生じる応力を吸収して緩和し、
該接続部の劣化を防止する。また、フレキシブル配線板
に設けた外部接続パッド電極により、半導体素子を搭載
した状態での試験を可能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の断面図である。フレキシ
ブル配線板１は、薄膜導電材料からなる配線層２と、こ
の配線層２を厚さ方向に挟むように被覆するポリイミド
等からなる樹脂フィルム３から構成される。そして、フ
レキシブル配線板１の表面中央寄りの位置には、前記配
線層２に導通してその表面を露呈させた素子搭載パッド
電極４を形成し、また裏面周辺寄りの位置には、配線層
２に導通してその表面を露呈させた外部接続パッド電極
５を形成している。
ブル配線板１は、薄膜導電材料からなる配線層２と、こ
の配線層２を厚さ方向に挟むように被覆するポリイミド
等からなる樹脂フィルム３から構成される。そして、フ
レキシブル配線板１の表面中央寄りの位置には、前記配
線層２に導通してその表面を露呈させた素子搭載パッド
電極４を形成し、また裏面周辺寄りの位置には、配線層
２に導通してその表面を露呈させた外部接続パッド電極
５を形成している。
そして、半田バンプ電極12を有する半導体素子11を前記
素子搭載パッド電極４に接続することにより半導体素子
11をフレキシブル配線板１に搭載する。また、外部接続
パッド電極５を利用して、図外の他の基板へ接続させる
ことができる。
素子搭載パッド電極４に接続することにより半導体素子
11をフレキシブル配線板１に搭載する。また、外部接続
パッド電極５を利用して、図外の他の基板へ接続させる
ことができる。
この構成において、フレキシブル配線板１を構成する基
板と、半導体素子11を構成するシリコンの各線膨張係数
を夫々αa，αbとし、基板とシリコンの弾性係数をEa，
Ebとして、半田バンプ接続部分に加わる引張応力を求め
る。なお、ここでは計算を簡略化するために両端が固定
された熱膨張というモデルとして求める（黒木剛司郎著
「材料力学」森北出版等を参考とした）。
板と、半導体素子11を構成するシリコンの各線膨張係数
を夫々αa，αbとし、基板とシリコンの弾性係数をEa，
Ebとして、半田バンプ接続部分に加わる引張応力を求め
る。なお、ここでは計算を簡略化するために両端が固定
された熱膨張というモデルとして求める（黒木剛司郎著
「材料力学」森北出版等を参考とした）。
となる。ここでσ：熱応力，Aa：基板断面積，Ab：シリ
コン断面積,t:温度差。
コン断面積,t:温度差。
また、基板とシリコンを同一幅とすると断面積は厚みに
比例することから、 となる。ここでWa：基板厚さ，Wb：シリコン厚さ。
比例することから、 となる。ここでWa：基板厚さ，Wb：シリコン厚さ。
基板としてポリイミドを使用する場合、ポリイミドの弾
性係数を３×102（kg/mm2），線膨張係数を50×10-6（1
/K），シリコンの弾性係数を1.9×104（kg/mm2），線膨
張係数を４×10-6（1/K）とし、これを（２）式に代入
すると、 一方、基板としてセラミックスを使用する場合、セラミ
ックスの弾性係数を３×104（kg/mm2），線膨張係数を
７×10-6（1/K）とし、これを（２）式に代入すると、 Wb／Waを１として（３），（４）式を比較すると、 σ1∝0.0136・ｔ …（５） σ2∝0.0349・ｔ …（６） となり、ポリイミドを用いた基板の方が熱応力は小さく
なる。
性係数を３×102（kg/mm2），線膨張係数を50×10-6（1
/K），シリコンの弾性係数を1.9×104（kg/mm2），線膨
張係数を４×10-6（1/K）とし、これを（２）式に代入
すると、 一方、基板としてセラミックスを使用する場合、セラミ
ックスの弾性係数を３×104（kg/mm2），線膨張係数を
７×10-6（1/K）とし、これを（２）式に代入すると、 Wb／Waを１として（３），（４）式を比較すると、 σ1∝0.0136・ｔ …（５） σ2∝0.0349・ｔ …（６） となり、ポリイミドを用いた基板の方が熱応力は小さく
なる。
また、通常ではフレキシブル基板は半導体素子よりも薄
く、セラミックス基板は半導体素子よりも厚いことを考
慮すると（３），（４）式より両者の差は更に大きくな
り、ポリイミドを用いたフレキシブル基板の優位性が示
される。
く、セラミックス基板は半導体素子よりも厚いことを考
慮すると（３），（４）式より両者の差は更に大きくな
り、ポリイミドを用いたフレキシブル基板の優位性が示
される。
以上述べてきたことより、ポリイミド等をフィルム状と
したフレキシブル配線板は、適切な形状とすることによ
っり低応力化あるいは応力を吸収させることが可能とな
り、半田バンプ電極12と素子搭載パッド電極４の接続部
における応力を吸収緩和して該接続部の劣化を防止す
る。
したフレキシブル配線板は、適切な形状とすることによ
っり低応力化あるいは応力を吸収させることが可能とな
り、半田バンプ電極12と素子搭載パッド電極４の接続部
における応力を吸収緩和して該接続部の劣化を防止す
る。
また、素子搭載パッド電極４で包囲されるフレキシブル
配線板１の中央部で半導体素子11と対向する部分に開口
部６を設けている。この開口部６を設けることにより、
素子搭載パッド電極４近傍におけるフレキシブル配線板
１を更に変形可能とし、この素子搭載パッド電極４にお
ける半導体素子11の半田バンプ12との接続部分に加わる
応力を一層少ないものにすることができる。
配線板１の中央部で半導体素子11と対向する部分に開口
部６を設けている。この開口部６を設けることにより、
素子搭載パッド電極４近傍におけるフレキシブル配線板
１を更に変形可能とし、この素子搭載パッド電極４にお
ける半導体素子11の半田バンプ12との接続部分に加わる
応力を一層少ないものにすることができる。
また、フレキシブル配線板１には、一層分の配線層を付
加させて多層化を実現することも可能である。
加させて多層化を実現することも可能である。
更に、外部接続パッド電極５を外部の試験装置に接続す
ることにより、半導体素子11をフレキシブル配線板１に
搭載した状態での試験が可能になる。
ることにより、半導体素子11をフレキシブル配線板１に
搭載した状態での試験が可能になる。
なお、外部接続パッド電極はフレキシブル配線板の裏面
のみならず、表面側に設けてもよい。
のみならず、表面側に設けてもよい。
以上説明したように本発明は、配線層を樹脂フィルムで
被覆したフレキシブル配線板に素子搭載パッド電極と外
部接続パッド電極を夫々形成し、半田バンプ電極を有す
る半導体素子を素子搭載パッド電極に接続しているの
で、フレキシブル配線板の変形性により、半田バンプ接
続部に生じる応力を吸収して緩和し、該接続部の劣化を
防止することができる。また、フレキシブル配線板に設
けた外部接続パッド電極により、半導体素子を搭載した
状態での試験を可能とし、半導体装置の製造歩留りを向
上させる上で有効になる。更に、配線層を追加すること
により多層化を容易に達成でき、基板乃至装置の低価格
化を実現できる。
被覆したフレキシブル配線板に素子搭載パッド電極と外
部接続パッド電極を夫々形成し、半田バンプ電極を有す
る半導体素子を素子搭載パッド電極に接続しているの
で、フレキシブル配線板の変形性により、半田バンプ接
続部に生じる応力を吸収して緩和し、該接続部の劣化を
防止することができる。また、フレキシブル配線板に設
けた外部接続パッド電極により、半導体素子を搭載した
状態での試験を可能とし、半導体装置の製造歩留りを向
上させる上で有効になる。更に、配線層を追加すること
により多層化を容易に達成でき、基板乃至装置の低価格
化を実現できる。
更に、本発明は、フレキシブル配線板の半導体素子と対
向する部分に開口部を設けることにより、素子搭載パッ
ド電極の近傍におけるフレキシブル配線板を更に変形可
能とし、この素子搭載パッド電極における半導体素子加
わる応力を一層少ないものにすることができる効果もあ
る。
向する部分に開口部を設けることにより、素子搭載パッ
ド電極の近傍におけるフレキシブル配線板を更に変形可
能とし、この素子搭載パッド電極における半導体素子加
わる応力を一層少ないものにすることができる効果もあ
る。
第１図は本発明の第１実施例の断面図である。 １……フレキシブル配線板、２……配線層、３……樹脂
フィルム、４……素子搭載パッド電極、５……外部接続
パッド電極、６……開口部、11……半導体素子、12……
半田バンプ。
フィルム、４……素子搭載パッド電極、５……外部接続
パッド電極、６……開口部、11……半導体素子、12……
半田バンプ。
Claims (1)
- 【請求項１】配線層を樹脂フィルムで被覆したフレキシ
ブル配線板の表面一部に、前記配線層に導通される素子
搭載パッド電極と外部接続パッド電極を夫々露呈状態に
設け、半田バンプ電極を有する半導体素子を前記素子搭
載パッド電極に接続し、かつ前記フレキシブル配線板に
は前記素子搭載パッド電極間の前記半導体素子に対応す
る箇所に開口部を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143159A JPH0682709B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143159A JPH0682709B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228342A JPH0228342A (ja) | 1990-01-30 |
| JPH0682709B2 true JPH0682709B2 (ja) | 1994-10-19 |
Family
ID=15332292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143159A Expired - Fee Related JPH0682709B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682709B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175673B2 (ja) | 1997-11-27 | 2001-06-11 | 日本電気株式会社 | 半導体素子を実装したフレキシブル回路基板ユニットの製造方法 |
| JP2001313314A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | バンプを用いた半導体装置、その製造方法、および、バンプの形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146874A (en) * | 1974-10-18 | 1976-04-21 | Mitsubishi Electric Corp | Handotaisochino seizohoho |
-
1988
- 1988-06-10 JP JP63143159A patent/JPH0682709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228342A (ja) | 1990-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |